Распределитель сигналов
„с
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
11 11 4756 I 6
Союз Советских
Социалистических
Реслублик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 05.03.73 (21) 1890968(18-24 (51) Ч. Кл. G 06f 1/ 04 с присоединением заявки М
Совета Миннстоов СССР ло делам изобретений и открытий (53) тД1х 681 325 5 (oss.s) Опубликовано 30.06.75. Бюллетень ¹ 24
Дата опубликования описания 19.09.75 (72) Автор изобретения
И, П. Селезнев, 7! ) Заявитель (54) РАСПРЕДЕЛИТЕЛЪ СИГНАЛОВ
1остдаРс7вгннык комитет (32) Приоритет
Изобретение относится к вычислительной технике и автоматике и может использоваться при построении блоков управления дискретныхх устройств.
Известен распределитель сигналов, содержащий основной и вспомогательный регистры, в котором выходы «1» триггеров основного регистра соединены с выходами распределителя, управляющие входы триггеров этого регистра присоединены к входу «Запись в основной регистр», информационные входы триггеров вспомогазельного ре ItcTpH Ilpllcoc7,: иены к соответствующим шинам входа «Код» распределителя.
Известный распределитель сигналов не обеспечивает возможность смещения «1» при подаче сигнала сдвига на любое заданное количество позиций в соответствии с информацией (программой), поступающей извне, и сложен при нас тройке.
1(елью изобретения является упрощение пасчройки распределителя сигналов.
Это достигается тем, что в распределитель введены схема фиксации последней единицы, входы которой соединены с выходами «1» триггеров вспомогательного регистра, схема задержки, подклlоченная к выходу с .емы фиксации последней единицы, схема «НЕ», первая схема «И», первый вход I «НЕ», второй вход — с входом «Запись в вспомогательный регистр» распределителя, а выход присоедш1ен к управляющим входам триггеров вспомогательного регистра, вторая схема «И», первый вход которой связан с выходом схемы «НЕ», второй вход — с вторым входом первой схемы «11», группа разрядных схем «И», выход каждой из которых соединен с входом установки в «О» соответствующего 1риггсра вспомогательного регистра, первый вход соединен с выходом второй схемы «И», а второй вход — с выходом «1» соответствующего триггера основного регистра, соединенныс последовательно в кольцо разрядные логичесi<иc уз.7ы. ка>1 .дый пз 1 Оторых содержит сыму «11;III» ii две с: смы «II», причем nepI7t;1i вход каждой схемы «ИЛИ» соединен с соответствующей шиной входа «Начальная установка» распределителя, второй вход — с выходом первой схемы «И» логического узла предшествующего разряда. а выход — с первыми входами первой и второй схем «И» данного логического узла, второй вход первой схемы «И» каждого логического узла соеди - 5 нсн с выходом «О» триггера соответствующе1о разря,10 вc .0»oãl"сльного регистра, второй вход второй схемы «И» каждого логического узла соединен с выходом «1» триггера соотьстствующсго разряда вспомогательного ре30 гпстра, выход второй схемы «И» каждого ло475616 3 гического узла соединен с информационным входом соответствующего триггера основного регистра. llа чертеже приведена схема предлагаемого распределителя сигналов, где 1 — триггер основного регистра, 2 — триггер вспомога-ельного регистра, 3 — схема «И» из группы ус!ановки в «О» триггероы вспомогательного регистра, 4 — cxe»a фиксации последней единицы, 5 — схема задержки, б — схема «НЕ», 7 и 8 — схемы «И», 9 — схема «ИЛИ», 10 и 11 — схемы «И», 12 — основной регис!р, 13— вспомогательныи регистр, 14 — логический узел, 15 — вход распределителя «Запись в ьспо»огательньш регистр», lб — вход распредсли! еля «Код», 7 — вход распредели геля «1-1ачальная установка», 18 — выходные шины распредели!еля, 19 — вход распределителя «Запись ы основной рсгис!р». Распределитель содержит основной регистр 12, построенный на LL триггерах 1, прямыс выходы которых связаны с выходами Л!, Zq„...„ Л„распрсдс;!ителя, вспомогательный регистр 13, ооразоыаиньш триггерами 2, к входам установки ы «О» которых подсоединены схемы 3 «И», поразрядные логические узлы 14, логическую схему 4 фиксации последней единицы, cxL »ó задержки 5, схему б «1-1Е» и схемы 7, 8 «И». В каждьш ло! ический узел 14 входит схема 9 «11 111» и схемы 10, 11 «И». Занесение информации в триггеры 1 и 2 осуществляется парафазно, причем информационные ыходы триггеров 2 связаны с ынешними полюсами AI, Х,,..., „распределите !я, а управля!ощие входы триггеров подключены к ьходу 19, через ко!Орьш иоступаюг импульсные сигналы занесения информации в основной регистр. Выход схемы 10 «И» каждого логического узла подсоед!и!ен к информационному входу соответствующего триггера 1, а выход схемы ll «И» — к одному из входов схемы 9 «И 1И» следующего логического узла (с учето» циклической связи крайних lipdваго и лево!о разрядов распределителя). Нгорые входы схе» 9 «ИЛИ» логических узлов подкл!Очень! входу 1 распредели Гсг!5! >2»... >>. Один из ыходоы схе>! 10, 1 1 «И» подключен к выходу. схемы 9 «ИЛИ». Другой вход схемы 10 связан с прямым выходом соответствующего триггера 2, а другой ы: од схемы 11 «И» — с инверсным выходом этого же триггера, Прямые выходы триггеров 2 подсоединены также к входам схемы 4 фиксации последней единицы, к выходу которой подключена схема задержки 5. На один из входов схемы 7 «И» поступает сигнал с выхода схемы задержки 5; на один из входов схемы 8 «И» этот же сигнал поступает через схему б «НЕ». Вторые входы схем 7 и 8 подключены к входу 15 распределителя, через который поступают импульсные сигналы U, обеспечивающие изменение состояний вспомогательного регистра. Занесение информации извне в этот регистр осуществляется за счст подачи импульсного сигнала с выхода 65 схемы 7 «И» на управляющие входы триггеров 2. Выход схемы 8 «И» подключен к одному из входов схем 3 «И». Другой вход каждой схемы 3 «И» связан с прямым выходом соответствующего триггера 1. Распределитель сигналов обеспечивает формированис на выходах 18 2!, Zq,..., Z„ последовательностей чисел в коде «! из N», причем в формируемых шгследовательностях «1» смеI:Lëo I o>I па о:!редел еннос ко IH÷ññòâî позиций вправо при подаче управляющего сигнала U (c учетом циклической связи крайних правого и левого разрядов распределителя) по вхо-! у I! .!. ">,i Схема фиксации последней единицы, входящая в состав распределителя, реализует логическую опсраци!о «Исключающее ИЛИ (1 и только 1)». Например, для пятиразрядного двоичного кода (Х4, Х,, Х,, Х!, XI!) эта схема реализуется в соответствии с логическим выражением l — ХХ,Х,Х, Х,,/Х,Х,Х, Х, Х, V , Х, Х,Х,Х, Х, Х,Х,Х,Х,Х,,/ i,7Х,X,X,X,X,. Конкретная реализация выражений, аналогичных приведенному, определяется параметрами используемой базовой системы логических элементов. Распрсделитель сигналов работает следующим образом. Перед началом работы все триггеры 2, кроме одного (любого), и все триггеры 1 устанавливаются в нулевое состояние (на функциональной схеме цепи начальной установки опущены). B результате этого на выходе схемы 4 фиксации последней единицы и, следоьательно, на соответствующем входе схемы 7 «И» формируется сигнал «1». При подаче импульса U на вход 15 возбуждается выход схемы 7, и производится занесение информации, зафиксированной на шинах Х,, Х,,..., Х„ входа lб, в триггеры вспомогательного регистра. На шины YI, Y>,..., У входа 17 подаIlo liloло ы кодс «! из N». Предположим, что сигнал «1» возбужден на шине Yi,. Тогда на выходе схе»ы 9 «ИЛИ» k-го логического узла будет выработан сигнал «1», который распространяется до l-го логического узла. соответствующего шине Хь на которой возбуждена первая «1» справа от шины Х!, (с учетом циклической связи крайних разрядов). В частном случае l =- l . На выходс схемы 10 «И» l-го логического узла формируется сигнал «1», поскольку соответствующий триггер 2 находится 47бб!6 в единичном состоянии, а на выходе схемы 11 «И» этого же узла — сигнал «О». При подаче импульсного сигнала U на вход 19 триггер 1, соответствующий t-му логическому узлу, переходит в единичное состояние. Если во вспомогательном регистре более одного триггера находится в единичном состоянии, то на выходе схемы 6 «1!Е» и, следовательно, на соответствующем входе схемы 8 «И» формируется сигнал «1». Это приводит к тому, что при подаче сигнала на вход 15 триггер 2, соответствующий l-му логическому узлу, переходит в нулевое состояние. Теперь сигнал «1» возбужден на выходе схемы 10 «И» того логического узла, который соответствует новому триггеру 2, хранящему первую «1» справа от шины Х . При поступлении импульса U на вход 19 соответствующий триггер основного регистра переходит в единичное состояние, а триггер этого регистра, ранее установленный в единичное состояние, сбрасывается в «О». При возбуждении импульса U на входе 15 еще один триггер вспомогательного регистра переходит в нулевое состояние. Процесс установки в единичное состояние и последующего сброса в «0» триггеров 1 основного регистра, а также последовательный сброс в «О» триггеров 2 вспомогательного регистра продолжается до тех пор, пока схема 4 не зафиксирует единичное состояние только одного триггера вспомогательного регистра. В этом случае осуществляется занесение во вспомогательный регистр информации с входа 16 по шинам Х,, Х,..., Х„, и цикл формирования последовательности чисел на выходах распределителя повторяется. Предмет изобретения Распределитель сигналов, содержащий основной и вспомогательный регистры, в котором выходы «1» триггеров основного регистра соединены с выходами распределителя, управляющие входы триггеров этого регистра присоединены к входу «Запись в основной регистр», информационные входы триггеров 40 вспомогательного регистра присоединены к соответствующим шинам входа «Incog распределителя», отлич а ю щи йс я тем, что, с целью упрощения настройки, в него введены схема фиксации последней единицы, входы которой соединены с выходами «1» триггеров вспомогательного регистра, схема задержки, подключенная к выходу схемы фиксации последней единицы, схема «НЕ», первая схема «И», первый вход которой соединен с выходом схемы задержки и входом схемы «НЕ», второй вход — с входом «Запись в вспомогательный регистр» распределителя, а выход присоединен к управляющим входам триггеров вспомогательного регистра, вторая схема «И», первый вход которой связан с выходом схемы «НЕ», второй вход — с вторым входом первой схемы «И», группа разрядных схем «И», выход каждой из которых соединен с входом установки в «О» соответствующего триггера вспомогательного регистра, первый вход соединен с выходом второй схемы «И», а второй вход — с выходом «1» соответствующего триггера основного регистра, соединенныс последовательно в кольцо разрядные логические узлы, каждый из которых содержит схему «ИЛИ» и две схемы «И», причем первыи вход каждой схемы «ИЛИ» соединен с соответствующей шиной входа «Начальная установка» распределителя, второй вход — с выходом первой схемы «И» логического узла предшествующего разряда, а выход — с первыми входами первой и второй схем «И» данного логического узла, второй вход первой схемы «И» каждого логического узла соединен с выходом «О» триггера соответствующего разряда вспомогательного регистра, второй вход второй схемы «II» каждого логического узла соединен с выходом «1» триггера соответствующего разряда вспомогательного регистра, выход второй схемы «И» каждого лолического узла соединен с информационным входом соответствующего триггера основного регистра. 475616 Zf Составитель В. TlopHH Редактор Е. Караулова Тс;рсд T. Миронова Еоррск гор T. Добровольская Заказ 22611 1 Изд.. и 1553 Тираж 679 Подпнсггос ЦНИИПИ Государственного когин гета Совета Министров СССР lio дслаги нзобрс1 II!!!i н о крыгий Москва,,Ж-36, Ра1гнская наб.,;! 4 5 1нногрнфня, !If) С!!lli нова, 2
