Устройство для обнаружения ошибок

 

Союз Советскяи

Социалистических

Республик

517173.К АВТОРСКОМУ СВИДИЕ (61) Дополнительное к авт. свид-ву (22) Заявлено 20О8.74 (21) 20538 с присоединением заявки № (23) Приоритет (43) Опубликовано 05.06.76.Бюлле (45) Дата опубликования описани

) M. Кл. Н 04L 1/10

Государственный иамитет

Соввта Министров СССР

an делам изоорвтвний и отирытий

) УДК 621.391 (088.8) (72) Авторы изобретения

Е. H. Забралов, В. Л. Степанов и Ю. И. Федюковский (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК

Изобретение относится к технике переда чи данных, может использоваться в устройствах зашиты от ошибок в системах передачи данных без обратной связи, 1

Известно устройство для обнаружения ошибок, содержащее входной блок, выход которого подключен ко входу блока фазирования, а через стробирующий блок н первый счетчик несовпадений - ко входу первой схемы совпадения, ко второму входу кото» 10 рой .подключен выход стробируюшего блока

Ъ через второй счетчик несовпадений, второй выход которого подключен ко входам блока обнаружения ошибок и регистра памяти, соединенного с выходом схемы сборки, при этом тактовый выход блока фазирования

;,подключен ко второму входу стробирующего

1блока.

Однако известное устройство характери- 20 зуется невысокой вероятностью правильного приема кодовой комбинации из-за искаже;ния проверочных разрядов избыточного кода.

Цель изобретения - повышение вероятно сти правильного приема кодовой комбинации. М

B предлагаемое устройство дополнитель но введены интегратор, дешифратор. и вторая схема совпадении; при атом выход интегратора подключен к первому входу схемы сборки, а через последовательно соединенные дешифратор, вторую схему совпадения- ко второму входу схемы сборки, выход блока фазирования через последовательно соедкI ненные первую схему совпадения и интегра тор подключен ко второму входу дешифрато ра.

На чертеже приведена структурная схема

" устройства.

Выход входного блока 1 подключен ко входу блока фазирования 2, а через стробти рующий блок 3, счетчик несовпадений 4iко входу схемы совпадения S, ко второму входу которой подключен выход стробирующего блока 3 через счетчик несовпаде пЬ6, второй выход которого подключен Ко входам

;блока обнаружения ошибок 7 и регистра па мяти 8, соединенного с выходом схемы сборки 9. При атом выход блока фазнрова- ния 2 через схему совпадения 5 подключен ко входу интегратора 10, один выход кото»

517173 рого подключен к первому входу схемы сборки 9, а через последовательно соединенные дешифратор: 11, схему совпадения 12— ко второму входу схемы сборки 9. Выход блока обнаружения ошибок 7 подключен ко второму входу схемы совпадения 12, а такто4 вый выход блока фаэирования 2 - ко второму входу стробируюшего блока 3. Вход входного блока 1,.является входом устройства, выход схемы сборки 9 - выходом уст- О ройс тва.

Устройство работает следующим образом.

Передаваемая информация кодируется избыточным разделимым (A,К ) кодом, где

Ю - даина кодовой комбинации, к - сло,5 информационных разрядов, Проверочные разряды, число которых равно A,»ê, передаются после информационных.

Двоичные сигналы кодовых комбинаций, искаженных в дискретном канале, подаются в последовательном виде, начиная d информационных разрядов, со входа устройства на входной. блок 1, где преобразуются в соответствующий вид, согласуются по току и напряжению со входом и подаются на блок фазирования 2 и стробируюший блок 3. Баок

2 формирует тактовые стробируюшие импуль. сы, которые подаются на тактовый вход стробируюшего блока 3, где формируются кодовые последовательности. Далее в счет- щ чиках несовпадений 4 и 6 анализируются кодовые последовательности противоположных полярностей, причем нн информационном выходе счетчика 6 образуются значащие позиции кодовых комбинаций. йа выходах счет- З5 чиков 4, 6 образуются двоичные сигналы, которые попадают в схему совпадения 5, на третий вход которой поступает разрешающий сигнал с блока фазирования 2 на все время приема информационных разрядов кодовой 49 комбинации.

Если сигналы отсутствуют одновременно в счетчиках 4, 6, на выходе схемы совпадения 5 образуется сигнал, поступающий в интегратор 10, представляющий собой дво - 5 ичный счетчик или сдвигающий регистр. Сиг налы со всех разрядов интегратора 10 поступают на дешифратор 11. При наличии в . информационных разрядах кодовой комбинации хотя бы одного недостоверного кодового О элемента на выходе дешифратора 11 появляется сигнал, который поступает на схему совпадения 12, C информационного выхода счетчика 6 кодовые элементы поступают в регистр па- 55 мяти 8 для временного запоминания принимаемой информации, а также в блок обнаружения ошибок 7 для анализа кодовых комби( наций H обнаружения ошибок, вызванных из- ° быточностью кода. :69

Если после приема всех й, разрядов кодсвой комбинации блок 7 не обнаруживает ошибок, сигнал на схему совпадения 12, а так же на схему сборки 9 не поступает. Если

1 при этом число недостоверных кодовых элементов не превышает величины, рассчитанной для определенного дискретного канала и избыточного кода исходя из требований помехоустойчивости, с информационного вы хода интегратора 10 (c", его последнего разряда) на первый вход схемы с орки 9 сигнал также не поступает. B етом. случае информация считывается c регистра памяти

8, Информация иэ регистра памяти 8 считывается и тогда, когда йет сигнала об искажении информационных разрядов с дешифратора 11 так как в этом случае da схему

l сборки 9 не поступает сигнал с блока 7 через схему совпадения 12. Таким образам, информация в регистре памяти 8 стирается при наличии одновременно сигналов об искажении кодовой комбинации блоком обнаружения ошибок 7 и об искажении информационных разрядов кодовой комбинации с дешифратора 11, а также при наличии сигнала с превышением nopora числа недостоверных символов с информационного выхода интегратора 10. Б этом случае на выходе устройства появляется сигнал стирания.

Формула изобретения

Устройство для обнаружения ошибок, содержащее входной блок, выход которого подключен ко входу блока фазирования, а через стробируюший блок и первый счетчик -несовпадений - ко входу первой схемы совпадения, ко второму входу которой подключен выход стробирующего блока через второй счетчик несовпадений, второй выход которого подключен ко входам блока обнаружения ошибок и регистра памяти, соединенного с выходом схемы сборки, при этом тактовый выход блока фаэирования подключен ко второму входу стробируюшего блока, о т л ич а ю ш е е с я тем, что, с целью повышения вероятности правильного приема кодовой комбинации, в него дополнительно введены интегратор, дешифратор и вторая схема совпадения, при этом выход интегратора подключен к первому входу схемы сборки а через последовательно соединенные де и1 шифратор и вторую схему совпадейия - к второму входу схемы сборки, выхоД блока фазирования через последовательно соединенные первую схему совпадения и интегратор подключен ко вторэму входу дешиф-, ратора.

517173

Изд. М

Тираж 864

Подписное

L(HHH(lH Государственного комитета Совета Министров СССР по делам изобретений и открьигнй

Москва, 1И035, Раушская наб, 4

Фнлнад ППП "Патент",г. Ужгород, уи. Проеитнаи 1

Составнтел ь Г.Теплова

Редактор Б.федотов Техред jj.1 д,шк;урд Корректор 1 оФ <» »< @