Устройство для решения алгебраических уровнений

 

О Il И С А Н И Е (111 524202

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 27.12.74 (21) 2088528/24 с присоединением заявки №вЂ” (23) Приоритет

z (51) М. Кл.

& 06 J 3/00

G. 06 F 15/32

Государственный комитет

Совета Министров СССР оо делам изобретений и открытий (43) Опубликовано05.08.76. Бюллетень №29 (53) УДК 681.335. ..813 (088.8) (45) Дата опубликования описания 14.02.77

Г. Е. Пухов, В. В. Васильев, Л. A. Симак и А. У. Турсунов (72) Авторы изобретения

Институт электродинамики АН Украинской CCP (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ

Изобретение относится к гибридной вычислительной технике и может быть использовано при разработке специапизированных гибридных вычислительных машин и вычислителей для решения конечных уравнений. 5

Известны аналоговые и квазианалоговые моделирующие устройства, предназначенные для решения конечных уравнений, реализующие метод минимизации штрафной функции (1J . Наиболее близким техническим реше- 10 кием является устройство для решения апгебраических уравнений, содержащее одноразрядный сумматор, селектор нулевого кода, реверсивный счетчик, выходы старших разрядов которого соединены со входами дешиф-15 ратора, а выходы младших разрядов — с первым входом блока умножения, второй вход которого подключен к выходу первого сумматора, а выход соединен с первым входом второго сумматора, элемент "И", первый 20 вход которого соединен с выходом renegaтора импульсов, а выход подключен к счетному входу реверсивного счетчика, входы первого сумматора подключены соответственно к выходам первого и второго блоков 25

:памяти, а второй и третий входы второго сумматора соединены соответственно с выходами третьего и четвертого блоков памяти f2) .

Недостатками таких устройств являются ограниченный класс решаемых задач и сравнительно сложная структура.

С целью расширения класса решаемых задач в предложенном устройстве входы блоков памяти подключены к соответствук>щим выходам дешифратора, выход второго сумматора через селектор нулевого кода подключен ко второму входу элемента И", а выходы знаковых разрядов первого и второго сумматоров соединены со входами опноразрядного сумматора, выход которого подключен к управляющему входу реверсивного счетчика.

На чертеже приведена схема предложенного устройства.

Устройство содержит реверсивный счетчик 1; дешифратор 2; блоки 3, 4, 5 и 6 памяти; сумматоры 7 и 8; блок 9 умнож ния; селектор 10 нулевого кода; одноразряд524202

f (x) + V(x)=а (1) 1

S1gn 6(x ) у

Sign 5 (х )» где ный сумматор 11; элемент "И" 12; генератор 13 тактовых импульсов.

Устройство работает следуюшим образом.

Пусть необходимо отыскать действительные корни или точки локальных экстремумов уравнения

В схеме реализуется кусочно-линейная ап- )0 проксимация входяших в уравнение (1) функциональных зависимостей. Для этого аргумент Х, представленный в реверсивном счетчике 1 "и" разрядами, подразделяется на две части, которые представлены. соответ- 15 ственно Р и 1 разрядами, что соответствует разбиению его по формуле X = xo + 6 х,(2) где Хо представлено Р разрядами, а д „ — Т разрядами.

Такое разбиение и использование системы счисления с основанием О позволяет получить количество узлов аппроксимации, равное О . Каждый узел аппроксимации пред7 ставлен на выходе дешифратора 2 одной из выходных шин.

26

В блоках 3, 4, 5 и 6 записываются соответственно величины ординат л1(х ) h9

<Х„), f (xo) JJ ч" (x ) х

Таким образом осуществляется изображение функций l и Ч и приближенных их первых производных в узлах аппроксимации.

Интерполяция между узлами осуществляется с помошью блока 9 и сумматоров 7 и 8.

На выходе сумматора 7 образуется величина суммы приближенных первых производных в узлах аппроксимации

П

rv (n/ g 4О

f (x )+ (X )=5 (x ) (р

На выходе сумматора 8 образуется величина суммы значений и 1, полученных на основе линейной интерполяции

f (х)+Ч (х) Х(х )+9(х ) 8x Cf (xо)+

9 (xо)3=6(x) (4)

Счетчик 1 будет изменять свое состояние в соответствии с выражением

1+1 1 1 х = x -вщп 6 (х ) ь1цт Е (x ))J., (5) номер такта измерений; 55 знак ошибки в выражении (1) при Хх;

1. знак первой производной ощибки при

Х= Х 1" 6) "n — величина шага приращения Х.

Предположим, что знак "-" кодируется сигналом логической единицы на выходе знакового разряда, а знак "+" — сигналом логического нуля. Нетрудно видеть, что на выходе сумматора ll без переноса будет сигнал логического нуля, когда входные сигналы одинаковы: (+,+) или (-,-) ° Таким

oopaGoM> c ììBòop 1 1 Осуществляет Операцию умножения знаков. Выходной сигнал этого сумматора будет переключать счетчик

1 из режима суммирования в режим вычитания всякий раз, когда будет изменяться знак или - . Зна < изменяется,, когда х проходит через коречь уравнения (1), а

1 знак изменяется, когда х проходит через точку экстремума..(а>:сдьй раа, когда встречается этот случаи,. в устроиств будут ча.—

oJJþäBòüon к алые колебания вблизи корня иди т. Очки экстрему. 1а; А Iopoxoд . т Одного корня или точки экстремума к другим 310 JI жен производиться изменением начального состояния счетчика 1.

В качестве селектора нулевого кода может быть использован элемент "ИЛИ" либо "ИЛИНТ=":-ÍÅ". Как только все разряды кода на выходе сумматора 8 Обратятся в нуль,. выходной сигнал селектора 10 закроет эле— мент "И" 12 и остановит счетчик 1 в состоянии, соответствующем корню уравнения (1). OOTBEQHKB этого счетчика может быть произведена также, если величина кода ошибки Я станет меньше Определенного значения, определяемого каким-либо числом младших разрядов B представлении Е . В этом случае иа входы селектора .I. О долж на подключаться только г„-угла старших разрядов.

В устройстве реализуется процесс автоматического решения конечных уравнений типа (1). При необходимости к выходам дешифратора 2 мог.„- г Оыть подключены блоки памяти для целого ряда функций. При увеличении числа входов сумматоров устройства количество слагаемых в уравнении (1) может быть увеличено.

По сравнению с известными предложенное устройство обеспечивает расширение класса решаемых задач.

Формула изобретения

Устройство для решения алгебраических уравнений, содержащее Одноразрядный сумматор, селектор нулевого кода, реверсивный счетчик, выходы старших разрядов которого соединены со входами дешифратора, а выхо524202

Составитель О. Сахаров

Редактор 3. Бородкина Техред И ковач К орректор Б. Югас

Заказ 4972/410 Тираж 864 Подписное

БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ды младших разрядов — с первым входом блока умножения, второй вход которого подключен к выходу первого сумматора, а выход соединен с первым входом второго сумматора, элемент "И", первый вход которого соединен с выходом генератора импульсов, а выход подключен к счетному входу реверсивного счетчика, входы первого сумматора подключены соответственно к выходам первого и второго блоков памя- ð ти, а второй и третий входы второго сумматора соединены соответственно с выходами третьего и четвертого блоков памяти, отличающееся тем, что, с целью расширения класса решаемых урав- 1б нений, входы блоков памяти подключены к выходам дешифратора, выход второго сумматора через селектор нулевого кода подключен ко второму входу элемента "И", а выходы знаковых разрядов первого и второго сумматоров соединены со входами одноразрядного сумматора, выход которого подключен к управляющему входу реверсивного счетчика.

Источники информации, принятые во внимание при экспертизе:

1, Авт. св. СССР К 304600, кл. G 06

С 7/26, 1969 г.

2. Оранский А. М. Методы цифрового функционального преобразования в кн.Автоматы, гибридные и управляющие машины, изд. "Наука", 1972 г.