Цифровая следящая система

 

ОП САН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

525052 (61) Дополнительное к авт. свид-ву (22) Заявлено 15,05.73 (21) 1918300/24 с присоединением заявки М (23) Приоритет

Опубликовано 15.08.76. Бюллетень Ме 30

Дата опубликования описания 06.12.76 (51) М. Кл. G 05В 11/26

Государственный комитет

Совета Министров СССР (53) УДК 62-50(088.8) па делам изобретений и открытий (72) Авторы изобретения

Б. П. Каледин, В. С. Покровский и С. Н. Воронцов (71) Заявитель (54) ЦИФРОВАЯ СЛЕДЯЩАЯ СИСТЕМА

Изобретение относится к области автоматики и может быть использовано в устройствах автоматического управления угловым положением гироприборов, рулевых органов и антенн летательных аппаратов и судов, 5

Известна цифровая следящая система, содержащая п-разрядный регистр-счетчик, к первому входу которого подключена цифровая вычислительная машина, схему сравнения, первый и второй входы которой соответ- 10 ственно подключены к выходу регистра-счетчика и через первый формирователь к выходу фазовращателя, т-разрядный преобразователь «код-напряжение», выход которогочерез усилитель подключен к исполнительному органу, выход которого механически соединен через объект регулирования с ротором фазовращателя, вход которого подключен к входной шине и ко входу второго формирователя, выход которого подключен к первому входу 20 триггера и третьему входу схемы сравнения, выходы триггера и генератора тактовых импульсов подключены соответственно к первому и второму входам логического элемента И, выход которого подключен ко второму входу регистра-счетчика.

В известной системе формирование напряжения управления исполнительным органом осуществляется сравнительно оольшим количеством последовательно выполняемых опе- 30 раций преобразования сигналов из одной формы в другую, что усложняет систему, увеличивает ее состав и время, затрачиваемое на преобразования. Кроме того, информация о рассогласовании системы запаздывает во времени относительно сигнала обратной связи и задающего сигнала, поскольку стоп-сигнал для преобразователя «временной интервалкод» формируется в момент окончания большего из сравниваемых временных интервалов при любом знаке рассогласования системы.

Увеличение же запаздывания уменьшает область устойчивости и быстродействие системы, увеличивает ее ошибки.

С целью повышения надежности работы системы предлагаемая цифровая следящая система содержит логические элементы

«ИЛИ» и схемы прямого и инверсного съема кода, каждая из которых состоит из и логических элементов И, первые входы логических элементов И схем инверсного и прямого съема кода подключены соответственно к инверсным и прямым выходам разрядов регистрасчетчика, выходы т логических элементов И схем инверсного и прямого съема кода подключены соответственно к первым и вторым входам и логических элементов ИЛИ, выходы с т+1 по п логических элементов И схем инверсного и прямого съема кода подключены к соответствующим входам т+1 логиче525052

55 ского элемента ИЛИ, выход которого подключен к третьим входам и логических элементов ИЛИ, выходы которых соединены соответственно со входами разрядов преобразователя «код-напряжение», первый выход схемы сравнения подключен к первому входу преобразователя «код-напряжение», к первому входу логического элемента ИЛИ и через первый элемент задержки ко вторым входам логических элементов И схемы инверсного съема кода, второй выход схемы сравнения подключен ко второму входу преобразователя «код-напряжение», ко второму входу логического элемента ИЛИ и через второй элемент задержки ко вторым входам логических элементов И схемы прямого съема кода, выход логического элемента ИЛИ соединен со вторым входом триггера и с третьим входом преобразователя «код-напряжение».

На чертеже представлена структурная схема цифровой следящей системы.

Она содержит фазовращатель 1, формирователь 2, схему 3 сравнения, триггер 4, логический элемент И 5, генератор б тактовых импульсов, регистр-счетчик 7, цифровую вычислительную машину (ЦВМ) 8, формирователь

9, разрядный преобразователь 10 «код-напряжение», логический элемент 11, элемент задержки 12, логические элементы И, первый, второй, m и m+1 соответственно 13, 14, 15 и

16, схему 17 инверсного кода, элемент 18 задержки, логические элементы «И» первый, второй, m и т+1 соответственно 19, 20, 21 и

22 схемы 23 прямого кода, логический элемент ИЛИ первый, второй, m, m+1 соответственно 24, 25, 26 и 27, усилитель 28, исполнительный орган 29, объект регулирования

30, входную шину 31.

Система работает следующим образом.

На входы фазовращателя 1 и формирователя 2 поступает синусоидальпое напряжение

U ïî шине 31.

Формирователь 2 вырабатывает узкие импульсы начальной установки в моменты to перехода через нуль этого напряжения. Импульсы начальной установки с выхода формирователя 2 поступают на обнуляющие третий вход схемы 3 сравнения и первый вход триггера 4 и устанавливают их в исходное состояние. Выходной сигнал триггера 4 поступает на первый вход логического элемента И 5, который начинает пропускать тактовые импульсы генератора б, следующие с частотой

f, на счетный вход регистра-счетчика 7, в котором записан обратный код Z> задаваемого угла ф из LIBM 8. Регистр-счетчик 7 заполняется от значения кода Zi в момент 4 до значения кода С вЂ”:1 в момент 4, т. е. до его переполнения, где С вЂ” полная емкость регистра-счетчика 7. Время заполнения At> регистра-счетчика 7 пропорционально задаваемому коду Zi, так как в системе выполняется условие синхронизации: f„, Т,„— 1=K С=2 — 1, где н — -разрядность кода; К вЂ” коэффициент

1О

45 пропорциональности, определяющий двоичнокодовую комбинацию разрядных выходов регистра-счетчика 7; T« — период опорного напряжения фазовращателя 1. На инверсных разрядных выходах регистра-счетчика 7 за это же время At> код уменьшился от значения ZI — — С вЂ” Zt в момент t< до нуля в момент

t — — . Момент переполнения 4 регистраУти счетчика 7 является моментом перехода всех

его инверсных разрядных выходов из нулевого состояния в единичное. В момент ti регистр-счетчик 7 вырабатывает импульс d(ti) своего переполнения, который поступает на первый вход схемы 3 сравнения, представляющей собой схему счетного триггера с двумя параллельно включенными счетными входами. Формирователь 9 фазовых импульсов в момент 4 перехода выходного напряжения фазовращателя U», через нуль выра батывает узкий импульс д(4), сдвинутый во времени в сторону отставания относительно момента 4 на интервал М, пропорциональный углу поворота ротора фазовращателя 1. Этот фа".îâûé импульс d(4) поступает на второй вход схемы 3 сравнения.При ),At>)At и импульс d(t ) поступает на второй вход схемы 3 сравнения раньше импульса d(t<) на интервал времени Лт= Ati — At> пропорциональный рассогласованию системы Ag =gi— — ф . Схема 3 сравнения переходит в единичное состояние, а опрокидывающий нечетный импульс d(tq) с первого выхода ее поступает на первый вход знакового разряда преобразователя 10 «код-напряжение» и через логический элемент ИЛИ 11 — на обнуляющие третий вход преобразователя 10 и второй вход триггера 4. Значащие разряды преобразователя 10 устанавливаются в нулевые состояния, а выходной сигнал триггера 4 устанавливает логический элемент И 5 в состояние запрета, которое прекращает пропускать тактовые импульсы генератора 6 на вход регистра-счетчика 7. За интервал времени Л4=М вЂ” Лт на вход регистра-счетчика 7 поступило количестВо импульсов

f,„At, = — f,„At, — f,„A;.

Значение кода за этот же интервал At на прямых разрядных выходах регистра-счетчи<а 7 увеличилось от значения кода Z в момент to,но значения

Z, -1- - - (f,„. At,) в момент t и при выполнении условия синхроппз щпп определяется значением

Z, + (f,„Л, —,„Л.) =

:: Z, + Ñ вЂ” Z, — AZ = C — AZ = AZ.

На инверсных же разрядных выходах зпаченпс кода уменьшилось от значения Zi в мо525052

1 мент 4 до значения Z1 f, At, которое к определится из выражения (f òè 1ти A<) — и ™ — — (К Z К ЬЛ)=ЛЕ

Фазовый импульс d(4) с первого выхода схемы 3 сравнения через элемент задержки 12, время т задержки которой равно времени установления преобразователя «код-напряжение» 10 в нулевое состояние, поступает на вторые входы логических элементов И 13 †: 16 схемы 17 съема инверсного кода и списывает с инверсных разрядных выходов регистрасчетчика 7 код рассогласования AZ. При ф1(ф, At1(Д/ импульс d (t1) переполнения регистра-счетчика 7 поступает на первый вход схемы 3 сравнения раньше фазового импульса d(i:) на интервал — Ax=At1 — At>, пропорциональный отрицательному рассогласованию системы — Лф=ф1 — 1 . Схема 3 сравнения переходит в единичное состояние. Регистрсчетчик 7 после переполнения в момент 11 начинает новый цикл своего заполнения.

Формирователь 9 фазовых импульсов в момент 4 вырабатывает фазовый импульс d(t2), сдвинутый во времени в сторону отставания относительно момента 4 на интервал времени Л4, пропорциональный углу поворота ротора фазовращателя 1. Фазовый импульс

d(4) поступает на второй вход схемы сравнения и переводит ее обратно в нулевое состояние, и опрокидывающий импульс d(t>) формируется на втором выходе схемы сравнения.

Этот импульс со второго выхода схемы сравнения устанавливает противоположный знак в знаковом разряде преобразователя «коднапряжение» 10 и через логический элемент

ИЛИ 11 устанавливает значащие разряды преобразователя 10, а также и триггер 4 в нулевое состояние. На вход регистра-счетчика

7 прекращается поступление тактовых импульсов с генератора б. За интервал времени

At — — Л 1+Лт на вход регистра-счетчика 7 поступило количество импульсов, равное fòö

At = f, At1+ f-, Лт. Значение кода за этот же интервал At> на прямых разрядных выходах регистра-счетчика 7 изменилось от значения Z1 в момент 4 до значения

Z,+ — (f At)

К которое определяется из выражения + (fòè + fòè )—

= Z, + Z, + 1+ AZ = С+ 1+ AZ — = AZ, где код С+1 характеризует нулевое состояние прямых разрядных выходов регистрасчетчика 7, в которое он приходит в момент

t1 своего переполнения. Фазовый импульс

d(t>) со второго выхода схемы сравнения че5

65 рез элемент 18 задержки поступает на вторые входы логических элементов И 19 — 22 схемы

23 прямого кода и списывает с прямых разрядных выходов регистра-счетчика 7 код рассогласования — AZ системы. В системе автоматического регулирования диапазон пропорциональной зависимости сигнала управления от разности задающего сигнала ф и сигнала обратной связи юг ограничивается некоторой величиной М. В данной системе такое ограничение обеспечивается годключением m+1 логического элемента ИЛИ 27 к выходам логических элементов «И» 16, 22 ..., соответствующим старшим разрядам схем 17 и 23, начиная с (и+1) разряда до п разряда. Прямые и инверсные разрядные выходы схем 17 и 23 в каждом из младших разрядов объединены между собой m логическими элементами ИЛИ

24 — 26, а выход логического элемента ИЛИ

27 соединен со входами всех логических элементов ИЛИ 24 — 26. Код рассогласования

lAZl с разрядных выходов схем 23 или 17 через логические элементы ИЛИ 24 — 27 поступает в преобразователь 10 «код-напряжение», с выхода которого сигнал управления в форме постоянного или переменного напряжения полярности или фазы, соответствующий знаку рассогласования, поступает через усилитель 28 на исполнительный орган 29, приводящий объект регулирования 30 в положение, при котором сигнал ф2 фазовращателя 1 будет равен задающему сигналу ф из ЦВМ

8. Система придет в согласованное положение.

Формула изобретения

Цифровая следящая система, содержащая п-разрядный регистр-счетчик, к первому входу которого подключена цифровая вычислительная машина, схему сравнения, первый и второй входы которой соответственно,подключены к выходу регистра-счетчика и через первый формирователь к выходу фазовращателя, т-разрядный преобразователь «код-напряжение», выход которого через усилитель подключен к исполнительному органу, выход которого механически соединен через объект регулирования с ротором фазовращателя, вход которого подключен к входной шине и ко входу второго формирователя, выход которого подключен к первому входу триггера и третьему входу схемы сравнения, выходы триггера и генератора тактовых импульсов подключены соответственно к первому и второму входам логического элемента И, выход . ото . его подкл1очеп ко Второму входу регист ра-счетчика, отличающаяся тем, что, с целью повышения надежности работы системы, опа содержит логические элементы ИЛИ и схемы прямого и инверсного съема кода, каждая из которых состоит из п логических элементов И, первые входы логических элементов И схем инверсного и прямого съема

525052

Составитель Ю. Семушкин

Редактор В. Филиппова Техред А. Камышникова Корректор Т. Гревцова

Заказ 2319/1 Изд. № 1620 Тираж 1028 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 кода подключены соответственно к инверсным и прямым выходам разрядов регистра-счетчика, выходы m логических элементов И схем инверсного и,прямого съема подключены соответственно к первым и вторым входам m логических элементов ИЛИ, выходы с m+1 по и логических элементов И схем инверсного и,прямого съема кода .подключены к соответствующим входам т+ 1 логического элемента

ИЛИ, выход которого подключен к третьим входам т логических элементов ИЛИ,,выходы которых соединены соответственно со входами разрядов преобразователя «код-напряжение», первый выход схемы сравнения подключен к,первому, входу преобразователя

«код-напряжение», к первому входу логического элемента «ИЛИ» и через первый элемент задержки ко вторым входам логических

5 элементов И схемы инверсного съема кода, второй выход схемы сравнения подключен ко второму входу .преобразователя «код-напряжение», ко второму входу логического элемента ИЛИ и через второй элемент задержки

10 ко вторым входам логических элементов И схемы прямого съема кода,,выход логического элемента ИЛИ соединен со вторым входом триггера и с третьим входом, преобразователя

«код-напряжение».