Последовательное арифметическое устройство

 

О П И С А Н И Е (!1)528565

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 16.07.74 (21) 2044623/24 (51) <Ч. Кл.- G 06F 7!38 с присоедине»ием заявки М

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 15.09.76, Бюллетень М 34

Дата опубликования описания 05.10.76 (53) УДК 681.325(088.8) (72) Авторы изобретения В. П. Боюн, Ю. Я. Ледянкин, Б. Н. Малиновский и М. В. Семотюк (71) Заявитель Ордена Ленина Институт кибернетики АН Украинской ССР (54) ПОСЛЕДОВАТЕЛЬНОЕ АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к цифровой вычислительной технике и может быть применено Iip;! построении арифметических устройств цифровых вычислительных машин.

Известно последовательное устройство (11, содержащее однор азрядный сумматор, два входных коммутатора кодов операндов, выходы которых подключены ко входам сумматора, входы первого коммутатора подключены к группе входных шин, а второго — к выходу регистра, вход которого подключен к выходу результата сумматора, третий вход сумматора соединен со входом переносов. Оно может выполнять операцию вычитания чисел, представленных дополнительным кодом независимо от того, в каком регистре находится уменьшаемое или вычитаемое. Устройство реализует алгоритм вычитания вида  — С=В+(С+г,), где В, С и С операнды в прямом и обратном коде (по отношению к коду представления); 20

r» —— 1 — значение младшего разряда чисел.

Коммутатор на первом входе сумматора нужен для инверсии вычитаемого, когда оно поступает из внешнего устройства. Это известное устройство требует повышенного расхода ап- 25 паратуры, так как первый вход, как правило, связан с несколькими источниками информации. А это означает, что выход каждого из них соединен с первым входом сумматора через входной коммутатор, что удваивает расход 3, ) аппаратуры по входу. Наиболее близким техническим решением к предложению является последовательное арифметическое устройство (2), содержащее первый регистр, разрядные входы которого подключены к первой группе входных шин, а выход соединен с информационными входами входного коммутатора, второй регистр, входы которого подключены ко второй группе входных шин, а выход соединен с первым входом сумматора, второй вход которого подключен к выходу входного коммутатора, а третий — к выходу элемента задержки, вход которого соединен с выходом переноса сумматора. Выполнение операции вычита»ия в дополнительном коде в этом устройстве предполагает поразрядный сдвиг уменьшаемого из первого регистра, вычитасмого — из

ВТороГО РСГИСТР3, а Та! ЖС КОХ1.

0»ерацпп сложен!!я В»см предполагает, ч ГО

I.ОДЫ 0»СС13<1»Д(513 »ОД 310 1 13 ($ х! 313ТОр 13 I.ОД(.

I1Po;I(таВлспия, 1)сз<< л:зг<1т 110Г1<< <13с ГС51 и Вы. 13СТС5! 1 акЖС В !(ОДС !113СД(Г<1iiлсн1151. Э10 у(Т—

Роliе ГВО:< 3Р 3КТС(3113<1 C Г(51 С. 1ОЖНО< 1 Ь10 < ilPавлен»я и п(3»и>кснн! !х! коэффицисн Гом иглн!ль30133 и » 51 СГО 000133;1() В<1» !1я В IIC10ÚI, 1 1 0 СВ5)з<1528565

1IО с выпол1!сниeм Операции вычитания чисел, когда и процессе суммирования уменьшаемого и обрап1ого кода вычитаемого требуется вырабатывать сигнал управления и «единицу» к младшему разряду, что означает неравноценность операций сложения и вычитания как по времени, так и по управлению. С другой стороны, если вычитаемое поступает из внешнего устройства на второй регистр, то необходимо осуществлять дополнительные операции по нсрскО»1мутHIlни кодов Операндов так, чтоOHI вычитаемое оказывалось во втором регистре, а уменьшаемое — в первом. Тогда для получения разности двух чисел вычитаемое с помощью входного коммутатора можно обратить и сложить с прямым кодом уменьшаемого. А это снижает коэффициент использования оборудования в целом, так как из-за отсутствия коммутатора на втором входе приходится нерационально использовать весь сумматор. Введение дополнительного коммутатора по второму входу приводит к увеличению оборудоваHHH.

Целью изобретения является повышение коэффициента использования оборудования.

В описываемом устройстве это достигается тем, что оно содержит триггер и выходной коммутатор, два управляющих входа которого попарно обьединены с двумя соответствующими управляющими входами входного коммутатора и подключены соответственно к прямому и инверсному выходам триггера, входы которого подключены к входным управляющим шинам устройства, информационный выход сумматора соединен с прямым и инверсным входами выходного коммутатора, выход которого соединен с соответствующим входом первого регистра.

На чертеже показана схема описываемого устройства.

Оно содержит первый 1 и второй 2 регистры для хранения и сдвига кодов операндов, причем разрядные шины первого и второго регис1ров подключены к первой и второй группам входных шин, сумматор 3 с линией задержки 4 на один такт, входной 5 и выходной 6 коммутаторы, которые могут быть выполнены в виде схем «2И» и «2И вЂ” HE», обьединснныс по выходу схемой «2ИЛИ», триггер

7, выход 8 сумматора 3. Управляющие входы

9, 10 и 11, 12 входных и выходных коммутаторов 5 и 6 попарно объединены и соединены с прямым и инверсным выходами триггера 7, а информационные входы 13 и 14 входных и выходных коммутаторов 5 и 6 соединены соответственно с выходом первого регистра 1 и информационным выходом сумматора 3. Выход входного коммутатора 5 соединен со вторым входом 15 сумматора 3, а выходного — со входом 16 первого регистра 1, первый вход сумматора соединен с выходом второго регистра 2 непосредственно.

При работе устройства в режиме сложен1гя два числа, записанные в дополнительном коIIå в первом 1 и втором 2 регистрах, сдвига4 ются младшими разрядами вперед. Тогда на входы сумматора 3 числа поступают из первого регистра 1 в коде представления через входной коммутатор, а из второго регистра 2 тоже в коде представления — непосредственно.

При этом триггер 7 по управляющим входам

9 и 11 открывает прямые коммутаторы входного и выходного коммутаторов 5 и б, осуществляя передачу числа B в сумматор, а результата В через информационный выход— из сумматора в коде представления чисел в регистрах 1 и 2.

Пример. В первом регистре 1 хранится

15 в дополнительном коде слагаемое В=-+4/8=

=0.100, а во втором регистре 2 — в дополнительном коде второе слагаемое С= — 3/8=

= 1.101. В результате сложения получается число В также в коде представления

+В -0.100

С =- 1.101

В = 0.001 =+1/8

Таким образом, описываемое устройство, реализующее новый алгоритм вычитания чисел, представленных в дополнительном кодс, повышает коэффициент использования обору60 дования, поскольку практически HP. имеет значения в каком регистре находится уменьшаемое и вычитаемое.

Устройство управления в известном аналогичном устройстве (2), построенное на триг65 герах в виде графа автомата, вершины котоПри работе устройства в режиме вычитания два числа в дополнительном коде сдвигаются младшими разрядами вперед. На второй вход

15 сумматора 3 поступает уменьшаемое В из первого регистра 1 в инверсном коде через

30 коммутатор 5, а вычитаемое С из регистра 2— непосредственно на первый вход сумматора 3.

При этом триггер 7 управляющими входами

10 и 12 открывает инверсные входы входных и выходных коммутаторов 5 и 6 и осуществляет

55 передачу уменьшаемого В в сумматор, а результат В из сумматора в обратном коде (т. е. В и В соответственно) по отношению к коду представления и результату суммирования.

Пример. В регистре 1 хранится в дополнительном коде уменьшаемое В =+4/8=0.100, а в регистре 2 в дополнительном коде вычитаемое С= — 3/8=1.101. Вычитание двух чи45 сел, представленных в дополнительном коде, осуществляется путем суммирования уменьшаемого в обратном коде с вычитаемым в прямом коде. Полученный результат, после обращения, дает разность чисел В и С в дополни50 тельном коде, т. е. В =  — С.

B = 0.100 В = 1.011

С=1.101 С=1.101

В = 1.000 В =0.11! =+7/8

5285Г>5 рого однозначно определяют вид выполняемой операции, должно иметь не менее трех вершин: одну — для выполнения операции сложения двух чисел в коде представления; вторую — для сложения двух чисел, одно из которых (уменьшаемое) в прямом, а другое (вычитаемое) в обратном коде с прибавлением «1» в первом такте сложения младших разрядов числа; третью — для сложения чисел (по операции, определяемой второй вершиной) в течение и — 1 такта сложения двух и-разрядных чисел, но без прибавления «1».

В отличие от него в описываемом устройстве достаточно двух состояний, определяемых первой и третьей вершинами. При этом оборудование устройства управления, без которого работа как известного, так и описываемого устройства невозможна, относится к одному разряду сумматора, и оно значительно превышает расход оборудования на один выходной коммутатор в описываемом устройстве.

Если предлагаемое последовательное устройство имеет связи, описанные выше, граф автомата имеет три состояния, позволяющие реализовать оба алгоритма вычитания чисел, представленных дополнительным кодом: известный алгоритм, когда складывают уменьшаемое в прямом коде с вычитаемым в обратном коде и прибавляют единицу к младшему разряду числа; предлагаемый алгоритм, когда складывают уменьшаемое в обратном коде с вычитаемым в прямом и обращают полученную сумму; управление входными и выходными коммутаторами разделено, а второй регистр связан с регистром числа ОЗУ, то независимо от того, где находятся и откуда поступают уменьшаемое и вычитаемое, операция вычитания выполняется за один цикл, равный по длительности п тактам для и-разрядных чисел. Если, например, вычитаемое хранится в первом регистре, а уменьшаемое поступает из ОЗУ, тогда отрабатывается известный алгоритм, по которому вычитаемое обращается входным коммутатором и в первом такте сложения прибавляется «1». Если из вновь полученной разности, поступившей в первый регистр, надо вычесть число, поступающее в сумматор из ОЗУ через второй регистр, тогда известное устройство не работает. Однако, если автомат устройства управления последовательно возбуждает два состояния, реализующие работу устройства, т. е. обращение кода уменьшаемого (на выходе первого регистра), сложение с прямым кодом вычитаемого (из второго регистра) и обращением кода полученного результата, то устройство выполняет предписанную операцию. В противном случае потребовалась бы дополнительная перекоммутация кодов операндов: уменьшаемое из первого регистра переслать во второй регистр (т. е. нужен коммутатор), вычитаемое из ОЗУ записать в первый регистр (нужен коммутатор или необходимо установить входной коммутатор между вторым регистром и первым входом сумматора), однако при этам автомат устрой5

15 0

65 ства управления также должен был бы иметь дополнительное состояние, определяющее операцию вычитания известным способом, когда уменьшаемое может находиться в первом или во втором регистрах.

Технико-экономический эффект заключается в повышении коэффициента использования оборудования, вследствие его универсальности, так как, независимо от того, где хранится вычитаемое и уменьшаемое, за один цикл (с числом мпкротактов. равным значности кодов операндов) можно выполнять операцию вычитания, реализуя устройством управления тот или иной алгоритм вычитания. Описываемое устройство содержит входной коммутатор по второму входу сумматора, который связан с выходом регистра результата сумматора (как в известных (1, 2) устройствах), а взамен первого входного коммутатора (1), расширяемого по числу подключаемых к нему регистров, введен выходной коммутатор, который соединен только с выходом результата сумматора.

Все это не только повышает коэффициент использования оборудования, но даже сокращает его.

Формула изобретения

Последовательное арифметическое устройство, содержащее первый регистр, разрядные входы которого подключены к первой группе входных шин, а выход соединен с информационными входами входного коммутатора, второй регистр, входы которого подключены ко второй группе входных шин, а выход соединен с первым входом сумматора, второй вход которого подключен к выходу входного комму-,атора, а третий — к выходу элемента задержки, вход которого соединен с выходом переноса сумматора, отлич ающееся тем, что, с целью повышения коэффициента использования оборудования, оно содержит триггер и выходной коммутатор, два управляющих входа которого попарно объединены с двумя соответствующими управляющими входами входного коммутатора и подключены соответсз вснно к прямому и инверсному выходам триггера, входы которого подключены ко входным управляющим шинам устройства, информационный выход сумматора соединен с прямым и инверсным входами выходного коммутатора, выход которого соединен с соответствующим входом первого регистра.

Источники информации, принятые во внимание при экспертизе:

1. Рабинович 3. Л. Элементарные операции в вычислительных машинах. К., Техника, 1966, с. 258, рис. б4,а.

2. Карцев М. Л. Арифметика цифровых машин. М., Наука, 1969, с. 294.

528565

Составитель Ю. Ледянкин

Техред Е. Подурушина Корректор И. Позняковская

Редактор Л. Тюрина

Типография, пр. Сапунова, 2

Заказ 1966/4 Изд. № 1589 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4 5