Устройство синхронизации по циклам
- О С А Н И Е <и,5441-.Р ИЗОБРЕТЕН ИЯ Союз Советских Социалистимеских Республик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 18,08.75(21) 2164003/09 (51) я / Кл Н 04 L 7/08 с присоединением заявки ¹ (23) Приоритет Государственный комитет Совета Министров СССР по делам ивооретений и открытий (43) Опубликовано25.01,77,Бюллетень № 3 (45) Дата опубликования описания 18.05.77 (53) УДК 621.394. .662 (088.8) (72) Авторы изобретения Г. B. Коновалов, 3. И. Лангуров и Г. С. Рудская (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО III4KJIAN Изобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифро— выми методами модуляции аналоговых сигна— лов. 5 Одно из известных устройств синхрониза— ции по циклам осуществляет синхронизм в дискретных многоканальных системах путем фазирования приемных распределителей каналов на оконечных и промежуточных станци- 10 ях. Для обеспечения возможности такого фазирования в состав передаваемого группового сигнала системы вводят синхросигнал какого-либо вида. Обычно синхросигнал пред— ставляет собой периодическую последователь-!5 ность синхрогрупп, передаваемых на одних и тех же импульсных позициях (синхропозициях) в каждом цикле fl) . Однако при выходе из состояния синхронизма известного устройства происходит на- 20 рушение связи в системе. Наиболее близким техническим решением является устройство синхронизации по циклам, содержащее на входе опознаватель синхрогруппы, выход которого подключен к пер-25 вому входу анализатора ошибок. ко второму входу которого подключен выход делителя частоты, а выходы анализатора ошибок под— ключены к соответствующим входам делителя частоты непосредственно и через реша ощий узел, а также делитель-распределитель, на управляющий вход которого и на соответствующий вход делителя частота: под ны так— товые импульсы (2) . Однако в известчом устройств= ся большое время для вхождения в спнхр"низм и, кроме того, устройство имеет не-. кую помехоустойчивость. Целью изобретения являе-,ñÿ сокращение времени вхождения в синхронизм и повышение помехоустойчивости. Для этого в известное устройство спнхрснизации по циклам, содержащее на входе опознаватель синхрогруппы, выход которого подключен к первому ходу анализатора ошпоэк, ко второму входу которого подключен выход делителя частоты, а выходы анализатора оши— бок псдключены K соответствующим входам делителя частоты непосредственно и через решающий узел, а также делитель-распредс —. 544160 литель, на управляющий вход которого и на соответствующий вход делителя частоты поданы тактовые импульсы, введены дополнительный анализатор ошибок, обнаружитель отсутствия синхронизма, формирователь сигна- 5 лов фазирования и триггер, при этом выход опознавателя синхрогруппы подключен через дополнительный анализатор ошибок к входам обнаружителя отсутствия синхронизма, выход которого подключен к одному из входов триг-10 гера, выход которого подключен ко входу де— лителя-распределителя через формирователь сигналов фазирования, к другим входам которого подключены соответственно выходы решающего узла, делителя частоты и дели- 15 теля-распределителя, а его выход — ко входам сброса обнаружителя отсутствия синхронизма и триггера, причем к управляющему входу дополнительного анализатора ошибок подключен выход делителя-распределителя. 26 На чертеже дана структурная электрическая схема устройства синхронизации по циклам. Предложенное устройство содержит опознаватель 1 синхрогруппы, выход которого подключен к первому входу анализатора 2 ошибок, ко второму входу которого подключен выход делителя частоты 3, выходы анализатора 2 ошибок подключены к соответствующим входам делителя частоты 3 непосред-З0 ственно и через решающий узел 4, а также делитель-распределитель 5, на управляющий вход которого и на соответствующий вход делителя частоты 3 поданы тактовые импульсы, дополнительный анализатор 6 ошибок, обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования и триггер 9, при этом выход опознавателя 1 синхрогруппы подключен через дополнительный анализатор 6 ошибок ко входам обнаружителя отсутствия синхронизма 7, выход которого подключен к одному из входов триггера 9, выход которого подключен ко входу делителя-распределителя 5 через формирователь 8 сигналов фазирования, к другим входам .ко45 торого подключены соответственно выходы решающего узла 4, делителя частоты 3 и делителя — распределителя 5, а его выход — ко входам сброса обнаружителя 7 отсутствия синхронизма и триггера 9, причем к управ50 ляюшему входу дополнительного анализатора 6 ошибок подключен выход делителя-распределителя 5 ° Устройство работает следующим образом. Принимаемый цифровой сигнал поступает 55 на опознаватель 1 синхрогруппы, на выходе которого образуются сигналы откликов как на синхрогруппу, так и на кодовые группы информационного сигнала, сходные с синхрогруппой. бО Выделенные опознавателем 1 синхрогруппы сигналы поступают на вход анализатора 2 ошибок и на вход дополнительного анализатора 6 ошибок. Кроме того, на анализатор 2 поступает сигнал опробования с делителя частоты 3, а на дополнительный анализатор 6 ошибок— с делителя-распределителя 5. Сигнал правильного приема отклика опознавателя 1 синхрогруппы на синхрогруппу и сигнал ошибки поступают с выхода анализатора 2 ошибок на входы делителя частоты 3 и на решающий узел 4, который с малой инерционностью обнаруживает отсутствие синхронизма и разрешает корректировку делителя частоты 3 при поиске синхронизма. Этот же узел обеспечивает фиксацию состояния синхронизма и подготовку формирователя 8 сигналов фазирования к сравнению фаз делителя частоты 3 и делителя-распределителя 5. Сигналом с выхода обнаружителя отсутствия синхронизма 7, на вход которого поступают сигнал правильного приема и сигнал ошибки с выхода дополнительного анализатора 6 ошибок, триггер 9 устанавливается в положение, разрешающее сравнение фаз делите ля частоты 3 и делителя-распределителя 5 в формирователе 8 сигналов фазирования. При наличии сбоев синхросигнала в установившемся режиме, то есть до момента, когда инерционный обнаружитель 7 отсутствия синхронизма обнаружит отсутствие синхронизма, оба анализатора 2 и 6 ошибок в зависимости от того, приходит отклик опознавателя 1 синхрогруппы в момент опробования или нет, выдают сигнал правильного приема или сигнал ошибки. В этом случае решающий узел 4 может с малой инертностью обнаружить отсутствие синхронизма, в результате формируется сигн ал, раз решающий уп равле ние делителем частоты 3 сигналами с выхода анализатора 2 ошибок (т.е. остановка делителя частоты 3 осуществляется по первому сигналу ошибки, а запуск — по сигналу правильного приема) . После фиксации состояния синхронизма решающим узлом 4 в этом узле формируется сигнал, обеспечивающий безостановочную работу делителя частоты 3, а также сигнал, подготавливающий формирователь 8 сигналов фазирования. При этом, если имеет место ложная фиксация состояния синхронизма, то она никак не влияет на работу устройства, так как фазирование приемного делителя-распределителя 5 в этом случае не происходит. При нарушении синхронизма инерционный обнаружитель 7 отсутствия синхронизма и решающий узел 4 начинают обнаружение отсутствия синхронизма. При этом, пока инерционный обнаружитель 7 отсутствия синхронизма обнаружит отсутствие синхронизма, решающий 544160 Составитель Е. Любимова Редактор Ю. Комаров Техред М. Левицкая Корректор А. Лакида Заказ 873/73 Тираж 815 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4узел и успеет с малой инерционностью обнаружить отсутствие синхронизма и совместно с делителем частоты 3 и анализатора 2 ошибок обеспечить поиск и фиксацию нового состояния синхронизма. 5 После обнаружения отсутствия синхронизма триггер 9 переключается в положение, разрешающее формирователю сигналов фазирования 8 сравнение фаз делителя частоты 3 и делителя-распределителя 5 . В случае рас- щ хождения фаз делителя частоты 3 и делителя-распределителя 5 в формирователе 8 сигналов фазирования формируется сигнал, производящий установку фазы делителя-распределителя 5 в соответствие с фазой делителя частоты 3, а также формируется сигнал, осуществляющий сброс триггера 9 и инерционного обнаружителя 7 отсутствия синхронизма. При совпадении фаз делителя частоты 3 и делителя-распределителя 5 формирователь 2э сигналов фазирования 8 формирует только один сигнал, производящий сброс триггера 9 и обнаружителя 7 отсутствия синхронизма. Формула из обретения 25 Устройство синхронизации по циклам, содержащее на входе опознаватель синхрогруппы, выход которого подключен к первому входу анализатора ошибок, ко второму входу кото- 30 рого подключен выход делителя частоты, а выходы анализатора ошибок подключены к соответствующим входам делителя частоты непосредственно и через решающий узел, а также делитель-распределитель, на управляющий вход которого и на соответствующий вход делителя частоты поданы тактовые импульсы, о т л и ч а ю щ е е с я тем, что, с целью сокращения времени вхождения в синхронизм и повышения помехоустойчивости, введены дополнительный анализатор ошибок, обнаружитель отсутствия синхронизма, формирователь сигналов фазирования и триггер, при этом выход опознавателя синхрогруппы подключен че— рез дополнительный анализатор ошибок ко входам обнаружителя отсутствия синхронизма, выход которого подключен к одному из входов триггера, выход которого подключен ко входу делителя-распределителя через формирователь сигналов фазирования, к другим входам которого подключены соответственно выходы решающего узла, делителя частоты и делителя-распределителя, а его выход — ко входам сброса обнаружителя отсутствия синхронизма и триггера, причем к управляющему входу дополнительного анализатора ошибок подключен выход делителя-распределителя. Источники информации принятые во внимание при экспертизе: 1. Мартынов E. М. Синхронизация в системах передачи дискретных сообщений, М., "Связь", 1972 г. стр. 126. 2. Патент ФРГ № 1142921 кл. 21 А 49, 1963 г. (прототип).
