Микропрограммное устройство управления

 

Союз Советских

Социалистических

Республик (< i) 643874

ОПИСАНИЕ

ИЗОБРЕТЕН Ия

""- К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт, свид-ву(22) Заявлено01. 08.76 (21) 2392273/18-24 с присоединением заявки №вЂ” (23) ПриоритетОпубликовано 25. 01.79.Бюллетень № 3

Дата опубликования описания 28.01.79

2 (51) M. Кл.

Cj 06 P 9/16

Государственный квинтет

СССР пс делам нзооретений и открытий (53). УДК 681.326 (088.8) (72) Автор изобретения

В. А. Скляров (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

1о

15 го

Изобретение относится к области вычислительной техники, может использоваться в качестве устройства управления в терминальной аппаратуре автоматизированных систем управления, а также в универсальных и специализированных цифровых вычислительных машинах.

Известно микропрограммное устройство управления, содержащее блок памяти микропрограмм, первые выходы которого подключены к первой группе элементов И, а вторые выходы ко второй группе элементов И, связанной с формирователями управляющих сигналов и с первой и третьей группами эпементов И, выходы третьей группы элементов И подключены ко входам регистра номера команды, выходы которого подключены к первому элементу третьей группы элементов И и ко входам первой группы элементов И, выходы которых подключены к регистру адреса, соединенному с блоком памяти микропрограмм (1) .

Это устройство не позволяет организовать параппельное выполнение микропрограмм. При этом в режиме ожидания оно не выполняет никаких полезных действий, что ограничивает его функциональные возможности.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее блок памяти микропрограмм; блок проверки условий, ре гистры адреса, элемент И и триггеры, причем выход первого регистра адреса соединен с первым адресным входом блока памяти микропрограмм, группа адресных выходов которого подключена ко входам первой группы блока проверки условий, первый управляющий выход которого подключен к единичному входу первого триггера, единичный выход которого подключен к первому входу элемента И 2 .

Недостатком данного устройства являются его ограниченные функциональные возможности вследствие того,что в нем

643874 отсутствует возможность параллельного выполнения микропрограмм в режиме ожидания основной микропрограммы. При этом в режиме ожидания устройство не выполняет никаких полезных действий. Это снижает общее быстродействие цифровой аппаратуры, в состав которой входит микропрограммное устройство управления.

Целью изобретения является расширение функциональных возможностей путем выполнения микропрограмм в режиме ожидания основной микропрограммы.

Лля этого в предлагаемом устройстве второй управляющий выход блока проверки условий соединен с нулевым входом второго триггера, нулевой выход которого соединен с первым установочным входом второго регистра адреса, единичный выход второго триггера соединен со вторым входом элемента И, выход которого подключен ко второму установочному входу второго регистра адреса, выход которого подключен ко второму адресному входу блока памяти микропрограмм, группа информационных выходов блока проверки условий соединена с группой информационных входов первого регистра адреса и с первой группой информационных входов второго регистра адреса, вторая группа информационных входов которого соединена с группой информационных входов устройства, нулевой выход первого триггера соединен с установочным входом первого регистра адреса, вторая группа входов блока проверки условий соединена с группой управляющих входов устройства нулевой вход первого триггера соединен с первым управляющим входом устройства, единичный вход второго триггера соединен со вторым управляющим входом устройства, группа информационных выходов блока памяти микропрограмм соединена с группой информационных выходов устройства. у

Устройство (см. чертеж) содержит: блок 1 памяти микропрограмм, первый регистр 2 адреса, второй регистр 3 адреса, блок 4 проверки условий, первый триггер 5 второй триггер 6;элемент

И 7, группу информационных выходов 8 устройства, группу управляющих входов

9 устройства, первый управляющий вход

10 устройства, второй управляющий вход 11 устройства, группу информационных входов 12 устройства.

На выходы 8 передаются микрооперации в операционные схемы (например, ЭВМ). По входам 9 на микропрограммное устройство управления поступают

S осведомительные сигналы (логические условия) для формирования следующего адреса (при условии перехода) блока

1 памяти микропрограмм. По входу 10 поступает логическое условие, по кото1р рому осуществляется выход из режима ожидания. По входам 11, 12 поступают логические условия соответственно для установки в единичное состояние второго триггера 6 и для записи адреса мик1 рокоманды (в регистр 3 адреса) начиная с которой может выполняться второстепенная микропрограмма (микроподпрограмма) в то время, когда основная микропрограмма находится в режиме ожида20 ния. Единичное состояние триггера 6 говорит о том, что в регистре 3 адреса записан начальный адрес микропрограммы. Выходы регистров 2 и 3 адреса соединены соответственно с первым и

25 вторым входами блока 1 памяти микропрограмм. Группа информационных выходов блока 4 проверки условий соединена с группой информационных входов первого регистра адреса и с первой группой

ЗО информационных входов второго регистра адреса.

По этим входам осуществляется запись адреса очередной микрокоманды в регистры 2 и 3 адреса. Установочный

Ç5 вход регистра 2 адреса соединен с нулевым выходом триггера 5, а второй установочный вход регистра 3 адреса с выходом элемента И 7. По этим входам осуществляется разрешение или

40 запрет записи адреса в регистры 2 и 3 адреса.

Группа адресных выходов блока 1 памяти микропрограмм соединена со входами блока 4 проверки условий, один

4 управляющий выход которого соединен со входом установки в нуль триггера

6, а другой управляющий выход - со входом установки в единицу триггера 5.

Сброс триггера 5 осуществляется сигналом по входу 10. Единичные выходы триггеров 5 и 6 соединены со входами элемента И 7, Нулевой выход триггера

6 соединен с установочным входом регистра 3 адреса и является разрешакь55 щим сигналом для записи информации по входам 12.

Блок 1 памяти микропрограмм предназначен для хранения микрокоманд всех ровой информации, которая может производиться как в процессе выполнения основной микропрограммы, так и в моменты ожидания. Такая обработка циф10 ровой информации производится по одной или нескольким микроподпрограммам, микрокоманды которых хранятся в блоке

1 памяти микропрограмм. Во время выполнения основной микропрограммы при

15 возможности параллельных процессов

IIo специальным логическим условиям llо входам 12 осутцествляется запись адреса начальной микрокоманды соответствующей микроподпрограммы в регистр 3 адреса. После записи адреса по входу

11 производится установка триггера 6 в единичное состояние, которое говорит о том, что в регистре 3 адреса находится начальный адрес микроподпрограммьт.

Таким образом, в режиме ожидания единичный сигнал с выходов триггеров 5 и 6 через элемент И 7 поступает на вход регистра 3 адреса и разрешает прием информации с выхода блока 4 и выдачу информации с него на блок 1 памяти микропрограмм (запись информации в регистр 3 адреса по входам 12 запрещается сигналом с нулевого выхода триггера 6). Поэтому второй и послеЗ5 дующие адреса формируются так же как и в основной микропрограмме, по информационным входам с помощью блока 4 проверки условий. Следует отметить что в регистре 2 адреса хранится адрес о микрокоманды, с которой необходимо продолжать основную микропрограмму при выходе из режима ожидания, Выполнение микроподпрограммы продолжается либо до конца (при дли45 тельном ожидании), либо до того момента времени, когда по входу 10 поступит сигнал, извещающий об окончании режима ожидания и о продолжении основной микропрограммы.

При этом триггер 5 устанавливается в нулевое состояние, происходит прерывание выполнения микроподпрограммы и продолжение выполнения основной микропрограммы. При наличии следующего

55 режима ожидания выполнение микроподпрограммы начинается с прерванного адреса, который хранится в регистре 3 адреса. B случае окончания выполнения

3 6438 микропрограмм (микроподпрограмм) ра боты устройства.

Регистр 2 адреса предназначен для приема адреса очередной микрокоманды и формирования сигналов чтения микро- 5 команды по принятому адресу в режиме основной работы.

Регистр 3 адреса выполняет функции регистра 2 адреса в режиме ожидания основной микропрограммы и обеспечивает выбор микрокоманд, входящих в одну из микроподпрограмм.

Триггер 5 предназначен для коммутации регистров 2 и 3 адреса. Единичное состояние этого триггера говорит о режиме ожидания основной микропрограммы. При этом с единичного выхода триггера 5 снимается сигнал, который ( в случае наличия сигнала на единичном выходе триггера 6) разрешает чтение информации из регистра 3 адреса и запись информации в него из блока 4.

В это время сигнал с нулевого выхода триггера 5 запрещает чтение информации из регистра 2 адреса и запись ее из блока 4. В основном режиме (при отсутствии ожидания) триггер 5 разрешает прием информации на регистр 2 адреса и запрещает прием информации на регистр 3 адреса.

Соответствующие выходы регистров, 2 и 3 адреса объединены на входах блока 1 памяти микропрограмм на элементах ИЛИ.

Принцип работы устройства заключается в следующем. При отсутствии ожидания на выходах блока 1 памяти микропрограмм с помощью синхронизирующйх сигналов (на чертеже не показаны) производится последовательное формирование микрокоманд. Причем операционная часть каждой микрокоманды поступает по выходам 8 в операционные узлы (например, ЭВМ), а адресная частьна блок 4 проверки условий, на который по входам 9 поступают также осведомительные сигналы. По результатам сравнения адресной части и осведомительных сигналов формируется адрес следующей микрокоманды, который записывается в регистр 2 адреса. В случае, если в адресной части содержится признак ожидания (реализация ждущей вершины в графе микропрограммы), на одном управляющем выходе блока проверки условий формируется сигнал, по которому производится установка триггера 5 в единичное состояние.

74 б

При этом осуществляется запрет на формирование адреса регистром 2 адреса.

В процессе выполнения основной микропрограммы возникает необходимость в параллельной обработке различной циф643874 микроподпрограммы триггер 6 сигналом, поступающим из блока 4 проверки условий, устанавливается в нулевое состояние. При этом на нулевом выходе триггера 6 появляется разрешающйй сигнал для приема начального адреса по входам

12 следунхцей параллельной мйкроподпрограммы.

При наличии режима ожидания в случае, если триггер 6 находится в нулевом состоянии, никаких действий до Прихода сигнала по шине 10 не производится.

Таким образом, предложенное устройство, как и прототип; имеет простую схему и реализует режим ожидания. Однако в отличие от прототипа оно позволяет формировать параллельные процессы и в режиме ожидания выполняет полезные действия. Это увеличивает общее быстродействие цифровой аппаратуры, в состав которой входит микропрограммное устройство управления, и расширяет его функциональные возможности.

Предложенное микропрограммное устройство управления может использоваться в качестве устройства управления самого различного назначения. Особенно перспективно его применение в терминальной аппаратуре автоматизированных систем управления, при этом возможна, например, параллельная работа по вводу-выводу информации и ее обработке.

Ф ормула изобретения

Микропрограммное устройство управления, содержащее блок памяти микропрограмм, блок проверки условий;" регистры адреса, элемент И и триггеры, причем. выход первого регистра адреса соединен с первым адресным входом блока памяти микропрограмм, группа адресных выходов которого подключена ко входам первой группы блока проверки условий, первый управляющий выход которого подключен к единичному входу первого триггера, единичный выход которого подключен к первому входу элемента И, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения микропрограмм в режиме ожидания основной микропрограммы, второй управляющий выход блока проверки условий

10 соединен с нулевым входом второго триггера, нулевой выход которого соединен с первым установочным входом второго регистра адреса, единичный выход второго триггера соединен со вторым 5 входом элемента И, выход которого подключен ко второму установочному входу второго регистра адреса, выход которого подключен ко второму адресному входу блока памяти микропрограмм, группа 0 информационных выходов блока проверки условий соединена с группой информационных входов первого регистра адреса и с первой группой информационных входов второго регистра адреса, вторая группа информационных входов которого соединена с группой информационных входов устройства, нулевой выход первого триггера соединен с установочным âõîдом первого регистра адреса, вторая группа входов блока проверки условий соединена с группой управляющих входов устройства, нулевой вход первого триггера соединен с первым управляющим входом устройства, единичный вход второго триггера соединен со вторым управляющим входом устройства, группа информационных выходов блока памяти микропрограмм соединена с группой информационных выходов устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 423127, кл. Cj 06 F 9/16, 197 1..

45 2. Авторское свидетельство СССР № 437072, кл. Я 06 ).— 9/12, 1972.

643 В74

Составитель T. Бондаренко

Редактор Н. Веселкина Техред И. Асталош Корректор С. Шекмар

Заказ 8022/44 Тираж 779 Подписное

ЫНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4