Запоминающее устройство

 

кн- т".опт с-т,чхннчесиаа

ОП ИС НЙВ

ИЗОБРЕТЕН ИЯ

Союз Советснин

Социалистичеснин

Республики

" 690564 (61) Дополнительное к авт. свил-ву (22) Заявлено 01,10.76 (21) 2408243/18-24 (51) M. Kll

G 11 С 11/22 с присоединением заявки №

1ооудоротоенный ноинтет

СССР но делам нэооретеннй н открытнй (23) Приоритет (53) УДК

68 1..327.66 (088.8) Опубликовано 05.10.79. Бюллетень № 37

Бата опубликования описания 05.10.79

К. Г. Самофалов, Я. В. Мартынюк и А. Д. Харламов (72) Автори изобретения (71) Заявитель

Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции (54) ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО

Изобретение относится к области запоминаю-, щих устройств.

Одно из известных устройств содержит накопитель информации на сегнетоэлектрических широкополосных пьезотрансформаторах, входные электроды которых объединены в числовые шины и под- з ключены к выходам соответствующих формирователей сигналов считывания, связанных с дешифратором, общие электроды объединены в общие шины и через управляемые комму.тационные элементы, например электронные клю-10 чи, подсоединены к шине нулевого потенциала, выходные электроды объединены в разрядные шины и подключены к усилителям считывания (11.

Ввиду наличия управляемого коммутационно- та го элемента, в частности электронного ключа между каждой экранирующей шиной накопителя и шиной нулевого потенциала в известном устройстве при считывании информации имеют место большие помехи на разряднътх шинах накопителя, что ограничивает быстродействие и возможную информационную емкость устройства, а также приводит к значительному усложнению электронных схем управления, что, в свою очередь, существенно атижает надежность устройства. При этом, величиной динамического сопротивления вышеуказанных электронных ключей в открытом состоянии определяется основная составляющая сигнала помехи, а также степень ослабления считываемою на накопителе информационного сипияа при передаче его на вход усилителей считывания. Возможности уменьшения величины упомянутого ринамического сопротивления ограничены и связаны со значительным усложнением схемы электронных ключей.

Применение дифференциального считывания, позволяющего увеличить помехозащищенность устройства, сопряжено со:значительными ограничениями и усложнением как конструкции накопителя (из-за необходимости использования двух пьезотрансформаторов для хранения одного бита двоичной информации), так и электронных схем управления.

Из известных устройсгв наиболее близким по техническому решению к данному изобретению является запоминающее устройство, со690564 держащее накопитель на сегнетоэлектрических широкополосных пьезотрансформаторах, входные электроды которых подключены к выходам соответствующих адресных формирователей, соединенных с дешифратором, а общие электроды подключены к соответствующим экранирующим шинам накопителя, которые соединены с выходами элементов связи, входы которых подключены к выходу формирователя противофазных сигналов считывания, усилите- 10 ли считывания, выходы которых соединены с выходами устройства, разрядные ключи (2).

В этом устройстве существенно уменьшены сигналы помех w разрядных шинах накопителя, вызванные падением напряжения на 1S динамическом сопротивлении разрядных электронных ключей. Однако наличие в устройстве разрядных ключей обуславливает уменьшение амплитуды информационного сигнала на входе усилителей считывания по сравнению 2î с амплитудой считываемого из накопителя сигнала, что влечет за собой усложнение и увеличение энергопотребления электронных схем управЛения, в частности усилителей считывания. Кроме того, наличие разрядных ключей снижает надежность устройства, так как выход из строя даже одного разрядного клю- ча приводит к отказу всего устройства, заклю.чающемуся в искажении информации, считываемой из соответствующих одноименных раз- N рядов всех хранимых чисел.

Кроме того, в этом устройстве накопитель информации содержит три группы взаимосвязанных и пересекающихся шин, в которые объединены соответствующие электроды пьезотранс- 35 форматоров, а именно: группу числовых шин, в которые по адресам объединены входные электроды, группу экранирующих шин, в которые по разрядам объединены общие электроды, и группу разрядных шин, в которые по 4о разрядам объединены выходные электроды соответствующих пьезотрансформаторо». Э кранируюшие и разряжные шины накопителя па раллельны между собой, а числовые шины— перпендикулярны им. Необходимость точного 45 совпадения взаимосвязанных экранирующих и разрядных шин, расположенных на противоположных сторонах сегнетопьезоэлектрической пластины, значительно усложняет конструкцию и технологию изготовления матриц пьезотранс- 50 форматорных.запоминающих элементов и накопителей информации на,их основе. Причем необходимо заметить, что от. точности совмещения указанных шин существенно зависят параметры запоминающих элементов.

Кроме того, наличие в накопителе трех груйп шин снижает надежность запоминающе,го устройства на основе матриц сегнетоэлект рических широкополосных пьезотрансформато4

1ров - относительно высоким напряжением поляризации, например, микросхем типа 307РВ1 с напряжением поляризации 250 В. В таком устройстве накопитель выполнен секционированным и, в целях обеспечения возможности электрической перезаписи информации с использованием автономного устройства перезаписи, каждая секция накопителя расположена в пределах съемного субблока, причеь., все три группы шин секции накопителя подключены к внешним выводам субблока. Однако информационная емкость секции накопителя, расположенной в пределах отдельного съемного субблока, ограничена количеств м его внешних выводов, причем это ограничение особенно заметно проявляется, когда интегральные матрицы пьезотрансформаторов имеют высокую степень интеграции и малые геометрические размеры.

Целью изобретения является упрощение и повышение надежности устройства.

Поставленная цель достигается тем, что в устройстве выходные электроды пьезотрансформаторов накопителя подключены к шине нулевого потенциала, а экранирующие шины икопителя соединены со входами соответ ствующих усилителей считывания.

На фиг. 1 изображена структурная схема запоминающего устройства; а на фиг. 2— принципиальная схема его адресного блока.

Запоминающее устройство (см. фиг, 1) содержит накопитель 1, адресный блок 2 и разрядный блок 3.

Накопитель 1 состоит из матриц 4 сегнетоэлектрических широкополосных пьезотрансформаторов, являющихся запоминающими элементами, в частности, серийно выпускаемых интегральных пьезокерамических микросхем типа 307РВ1 1ц43, 387, 015, ТУ. Одноименные входные электроды 5 соответствующих матриц 4 объединены по адресам в числовые шины 6 накопителя, общие электроды 7 соответствующих матриц 4 объединены по разрядам в экранирующие шины 8 накопителя, а выходные электроды 9 всех матриц 4 накопителя подключены к шине 10 нулевого потенциала. Пьеэокерамическая пластина 11 генераторной секции каждой из матриц 4 имеет жесткую поляризацию. Участки сегнетоэлектрической пьезокерамики пластины 12 секции возбуждения, расположенийе между общим электродом 7 и каждым из входных электродов 5, могут иметь различную поляризацию, причем направление ее определено записанной информацией. Пьеэокерамическне пластины 11 и 12 механически объединены между собой экранирукнцим электродом 7 в акустически монолитную конструкцию.

0564

Каждая экранирующая шина 8 накопителя

1 подключена к входу соответствующего уснли10

55 теля считывания 13 в разрядном блоке 3, содержащего инвертирующий усилитель постоянного тока 14, между входом и выходом которого включен резистор 15. При этом выходы усилителей считывания 14 подсоединены к выходу устройства, а усилители 14 выполнены с низкоомным входным сопротивлением.

Кроме того, экранирующие шины 8 накопителя 1 подсоединены к входным электродам 5 дополнительной однотипной матрицы

16 пьезотрансформаторов, являющихся эле,ментами связи между экранирующимй шинами 8 и выходом формирователя 17 протиЬофазных сигналов считывания в адресном блоке 2. При этом общий 7 и входной 9 электроды матрицы 16 объединены между собой и подключены к выходу формирователя 17. Вход формирователя 17 подключен к шине 18, которая. является входом устройства для сигнала "Строб считывания". Кроме того, шина 18 связана с соответствующим входом каждого из формирователей 19 сигналов считывания. Другие входы формирователей 19 подключены к соответствующим выходам дешифратора 20 адреса„входы которого подсоединены к регистру адреса (на фиг. 1 не показан). Дешифратор 20 адреса (см. фиг. 2) содержит два линейных дешифратора 21 и 22, у которых выходные каскацы выполнены на транзисторах типа п-р.— и соответственнЬ 23 и 24, эмиттеры которых объединены между собой и подключены к шине 10 нулевого потенциапа. Каждый из формирователей 19 построен на транзисторе

25 типа и — р — и, коллектор которого является выходом формирователя и через резистор

26 подключен к источнику напряжения U (ши на 27). Базы и эмиттеры транзисторов 25 объединены между собой таким образом, что транзисторы 25 составляют транзисторную адресную матрицу выборки, причем эмиттеры транзисторов 25 связаны с коллекторами соответствующих транзисторов 24 в дешифра.торе 22, а базы — с коллекторами транзисторов 23 в дешифраторе 21. Кроме того, база каждого из транзисторов 25 через резистор 28 связана с шиной 18, к которой подключена и база транзистора 29 типа п-р-п, являющаяся входом формирователя 17 противофазных сигналов считывания. В формирователе 17 эмиттер транзистора 29 через резистор 30 подсоединен к шине 10 нулевого потенциала, а коллектор — через резистор.

31 связан с шиной 27, и, кроме того, подключен к базе транзистора 32 типа р — и — р.

l5

45 б

Эмиттер транзистора 32 соединен с клеммой

27, а его коллектор, являюшийся выходом формирователя 17, через резистор 33 связан— с шиной 10 нулевого потенциала.

Конструктивно описанное устройство состоит из съемных субблоков и его накопитель

1 информации расположен в пределах отдельного съемного субблока, причем числовые 6 и экранирующие 8 шины накопителя, а также электроды 7 и 9 дополнительной матрицы 16 пьезотрансформаторов и шина 10 нулевого потенциала подключены к внешним выводам суббл ока.

Устройство работает следующим образом.

Перезапись информации осуществляется путем изъятия из устройства и подключения субблока накопителя 1 к автономному устройству электрической перезаписи информации, которое вырабатывает напряжение поляризации, прикладывающееся к числовым 6 н акранирующим 8 шинам накопителя 1. При этом участки пьеэокерамики пластин 12, расположенные между электродами 5 и 7 мат риц 4 выбранного адреса, поляризуются в направлениях, соответствующих коду записываемого числа. В невыбранных адресах спонтанная (остаточная) поляризация участков пьезокерамики )тластин 12 остается неизменной. Кроме того, благодаря выбору направления жесткой поляризации пьезокерамических пластин 11 соответствующим полярности применяемого напряжения поляризации, в процессе перезаписи информации o„ làåòñÿ неизменной и поляризация пластин 11.

Сохранность информации, записанной в накопитель предлагаемого устройства, не зависит от времени и наличия питающих напряжений.

В режиме считывания информации при поступлении сигналов кода адреса на входы дешифратора 20 адреса и сигнала "Строб считывания" на шину 18 с выхода выбранного формирователя 19 на соответствующую числовую шину 6 накопителя подается оди1 ночный импульс тока считывания, в частности, отрицательной полярности. Одновременно с выхода формирователя 17 на электроды

7, 9 матрицы 16 подается одиночный импульс тока той же амплитуды и длительности, но противоположной, в данном случае положительной, полярности. При этом адресный блок 2 (см. фиг. 2) устройства работает следующим образом. Поскольку в исходном состоянии к шине 18 прикладывается нулевое напряжение, то транзисторы 25 всех формирователей 19 и транзисторы 29 и 32 формирователя 17 закрыты. Вследствие этого в исходном состояния коллекторы всех

690564

55 лранзисторов 25 и, следовательно, числовые

1 шины 6 накопителя находятся под напря жением U, а потенциал коллектора транзистора 32 и связанных с ним электродов 7,9 матрицы 16 равен нулю. В соответствии с кодом адреса на выбранном выходе линеййого дешифратора 21 транзистор 23 закрывается, а на выбранном выходе линейного дешифратора 22 транзистор 24 открывается.

При этом, вследствие матричной (двухкоординатной) выборки, подготовится к открыванию только тот транзистор 25, база которого отключена от шины 10 нулевого потенциала (соответствующий транзистор 23 — закрыт), а эмиттер — подключен к шине 10 (соответствующих транзистор 24 — открыт) .

Таким образом, транзисторы 25, на которых построены формирователи 19 сигналов считьтвания, одновременно выполняют функции оконечной ступени схемы дешифрации адреса. Сигнал "Строб считывания" — положительный импульс напряжения — открывает подготовленный транзистор 25 выбранного фор мирователя 19, а также транзистор 29 и, следовательно, транзистор 32 формирователя

17. Переход в открытое состояние транзистора 25 выбранного формирователя 19 и обусловливает протекание одиночного импульса тока считывания отрицательной полярности в соответствующую числовую шину 6 накопителя. Одновременно с этим открывание транзистора 32 формирователя 17 обусловливает подачу на электроды 7, 9 дополнительной матрицы 16 положительного импульса тока той же амплитуды и длительности. При этом на входных электродах 5 матриц 4, свя занных с выбранной числовой шиной 6 накопителя, формируется отрицательный перепад напряжений (от О до О), а на электродах

7, 9, матрицы 16 - положительный перепад напряжений (от 0 до U), причем, в силу равенства величии емкостей между каждым из входных электродов 5 и общим электродом 7 в однотипных матрицах 4 и 16, исключается протекание импульса тока,считывания на вход усилителей считывания 13 и обеспечивается неизменным значение потенциала экранирующих шин 8 накопителя 1.

Таким образом, в предложенном устройстве устраняются составляющие сигналы помехи от тока считывания.

Формирующийся на выбранных входных электродах 5 соответствующих матриц 4 пере пад напряжений прикладывается к участкам пьезокерамики пластин 12, которые, вследствие явления обратного пьезоэлектрического эффекта, деформируются. Эта деформация передается пьезокерамическим йластинам 11

40 выбранных матриц 4 и за счет прямого пьезоэлектрического эффекта на экра ирующих шинах 8 накопителя 1 появляются нескомпенсированные электрические заряды.

Знак появившихся электрических зарядов на каждой из экранирующих шин 8 определяется направлением остаточной поляризации участка пьезокерамики пластины 12, расположенного между выбраннь м входным 5 и общим 7 электродами соответствуюшей матрицы 4, то есть информацией, хранимой в выбранном запоминающем элементе. Поскольку амплитуда напряжения U выбрана;.аким образом, что действие этого напря: ения не приводит к изменению усиления поляризации участков пьезокерамики пластин 12, то считывание не приводит к разрушению хранимой информации. Благодаря очень низкоомному (практически нулевому) динамическому входному сопротивлению усилителя считывания 13 все появившиеся нескомпенсированные электрические заряды не накапливаются на емкости экранирующей шины 8 относительно шины

10 нулевого потенциала, а протекают на вход усилителя считывания 13 в виде импульса тока, полярность которого зависит от знака указанных электрических зарядов. При этом зна-, чение потенциала зкранирующих шин 8 накопителя остается практически неизменным. Этим исключается влияние емкости экранирующей шины 8, зависящей от количества численных шин 6 в накопителе 1, на величину информационного сигнала — электрического заряда, считываемого из накопителя 1 на вход усилителя считывания 13, а также исключается динамическая составляющая сигнала помехи, обусловленная перезарядом емкости экранирующей шины 8 накопителя относительно шины 10 нулевого потенциала, выбранной числовой шины 6 накопителя и электрода 7 матрицы 16. Нулевое значение динамического входного сопротивления (практически— доли Ома) усилителя считывания 13 обеспечивается благодаря применению в нем инвертирующего усилителя 14 постоянного тока с достаточно большим значением коэффициента усилителя например 10 -10, охваченного отрицательной обратной связью через резистор 15. Таким образом, в описанном устройстве параметры сигналов на выходе усилителей не зависят от информационной емкости накопителя, а определяется только параметрами собственно запоминающих пьезотрансформаторов матриц 4.

После окончания действия сигнала "Строб считывания" осуществляется возврат в исходное состояние по потенциалу выбранной числовой шины 6 накопителя и электродов 7, 6905

9 матрицы 16 путем подачи на них соответ- сгвующих противофазных токовых импульсов с выхода формирователей 19 и 17.

При этом, в результате снятия положительного напряжения с шины 18, транзистор 25 выбранного формирователя 19 и транзисторы

29 и 32 формирователя 17 закрываются и выбранная числовая шина 6 через резистор 26 заряжается до напря;кения О, а электроды

7 и 9 матрицы 16 разряжаются через резис- 10 тор 33 до нулевого потенциала. После этого устройство готово к новому циклу считывания информации.

Описанное техническое решение позволяет упростить запоминающее устройство на сег- . нетоэлектрических широкополосных пьезотрансформаторах путем уменьшения количества взаимосвязанных групп шин в накопителе с трех до двух пересекающихся между собой групп шин. Это, во-первых, обеспечивает упро- 20 щение конструкции, повышение качества и технологичности изготовления матриц пьезотраисформаторных запоминающих элементов, в частности, двухсекционных (или биморфных).

Ввиду объединения между собой выходных электродов всех пьезотрансформаторов матрицы, эти электроды выполняют в виде одной общей шины (сплошного слоя металлизации), нанесенной на одну из двух противоположных

Граней сегнетопьезоэлектрической пластины, иа .вторую грань которой нанесены экранирующие шины матрицы. Благодари этому при изготов: лении матрицы исключена технологическая операция совмещения взаимосвязанных и параллельных между собой шин, расположенных на двух противоположных гранях сагнетопьезоэлектрических пластин. Во-вторых, при этом упрощена конструкция накопителя информации на основе пьезотрансформаторных матриц, цоскольку в описанном устройстве субблок нв40 копителя, например, с печатным монтажом, содержит на одну группу печатных шин меньше, чем в известных запоминающих устройствах.

Кроме того, упрощение и Повышение на- . 4з дежности устройства достигнуто за счет устранения иэ него коммутационных злементов— разрядных электронных ключей, а также благодаря упрощению электронных схем управления адресной части устройства. Использование усилителей считывания с практически нулевым динамическим входным сопротивлением чозволило считывать из накопителя информацию одиночным импульсом тока, в результате чего отпала необходимость в

64 10 формировании по амплитуде и длительности второго импульса тока считывания противоположной полярности и стало возможным в

/ схеме адресного формирователя сигналов считывания уменьшить количество транзисто. ров с двух до одного, а количество резисторов — с трех до одного. Устранение разрядцых электронных ключей и непосредственное подключение выходных электродов пьезотрансформаторов к шине нулевого потенциала обеспечило передачу практически без потерь считываемого сигнала с экранирующих шин накопителя на вход усилителей считывания. Кроме того, о жсанный усилитель считывания, как показали испытания, нечувствителен к низкочастотным составляющим сигнала помехи, обусловленным паразитными изгибными колебаниями в матрице пьезотрансформаторов. Отсутствие конденсатора в цепи ббратной связи и практически нулевое значение динамического входного сопротивления описанного усилители считывания. повышает быстродействие при считывании ин. формации и позволяет увеличить информационную емкость устройства.

Формула изобретения

Запоминающее устройство, содержащее накопитель на сегнетоэлектрических ш фокополосных пьезотрансформаторах, входные электроды которых подключены к выхгчам соот-. ветствующих адресных формирователей, соединенных с дешифраторвм, а общие электроды подключены к соответствующим экранирующим шинам накопителя, которые соединены с выходами элементов связи, входы которых подключены к выходу формирователя протнвофазиых сигналов считывания, и усилители считывания, выходы которых соединены е выходами устройства, о т л и ч а ю щ е вс я тем, что, с целью упрощения и повышения надежности устройства, в нем выходные электроды пьезотрансформаторов накопителя подключены к шине нулевого потенциала, а экранирующие шины накопителя соединены со входами соответствующих усилителей считывания.

Источники информации, принятце во внимшие при экспертизе

1. Патент США Р 3798619, кл. 340 — 173.2, 1973, 2. Авторское свидетельство СССР Р 481067, кл, 6 ll С 1 1/00, 1973!

690564

Фиг./

27

Г, !

122

1, 1

1

1 ю

I, 1

ЦНИИПИ Заказ 5975/50

% раж 681 Подписное

Филиал ППП "Патент", г. Ужтород, ул. Проектная,4