Логическое запоминающее устройство

 

ОП ИСА

ИЗОБРЕТ

К АВТОРСКОМУ СВИД

Союз Советскнх

Социалмстических

Республик

4 сг. г е. (61) Дополнительное к авт. сви (22) Заявлено 13.12.77 (21) с присоединением заявки Ик.

1 С 15/00

ФЬеударствеииый комитет

СССР (23) Приоритет по девам изооретений и открытий

Опубликовано05.05,80, Дата опубликования опи

g 681.327 (088.8) Е. П. Балашов, Н. Н. Варлинский, В. Н. Волкогонов, В. Н. Негода и В. С. Степанов (72) Авторы изобретения

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (71) Заявитель (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство, содержащее блоки памяти, каждый из которых хранит определенное количество

5 ,одноразрядных слов и включает в себя блок дешифрации адреса, регистра слова, управляющие логические блоки, сдвигатель, элементы И "прямого чтения", элементы И "чтения содержимого ячейки памяти. на счетные входы регистра слова, « о элементы И "чтения старшего разряда ячейки памяти на младший разряд регистра слова", блок анализа содержимого регистра слова (1)

Недостатком этого запоминающего уст ройства является низкое быстродействие при реализации операций как кодированиядекодирования, так и приема и выдачи фазового пуска.

Иэ известных устройств наиболее близ ким по технической сушности к данному. изобретению является логическое запоминающее устройство, содержащее последовательно соединенные регистр адреса, дешифратор адреса и накопитель, допот нительный дешифратор, соединенный с ре гистром адреса, первые входы которого соединены с одними иэ выходов сумматора, элементы И, первые входы которых подключены к выходам сумматора, вторыек одной иэ управляющих шин, а выходык входам выходного регистра, ключ, соединенный с выходным регистром, коммутатор приема-выдачи, выход которого подключен к одному иэ входов первого элемента ИЛИ, выход которого соединен с управляющим входом.дешифратора адреса 21

Недостатком известного устройства является невозможность выполнения в нем операций синхронизации по циклам.

Целью изобретения является расширение области применения устройства за счет обеспечения возможности выполнения в нем операций синхронизации по циклам.

733024

Г1оставленная цель достигается тем, что устройство содержит коммутатор сиг налов чтения, коммутатор адреса, распределитель сигналов, дополнительный регистр, дополнительные элементы И, второй элемент ИЛИ и группу дополнительных элементов ИЛИ, причем входы коммутатора адреса подключены к выходам распределителя сигналов, дополнительного регистра и выходного регистра, а выходы - к вторым входам регистра адреса, один из выходов выходного регистра соединен с входом дополнительного регистра, входы .коммутатора сигналов чтения подключены к выходам распределителя сигналов и накопителя, а выходы - к одним из входов дополнительных элементов ИЛИ, выходы которых соединены с первыми входами сумматора, входы дополнительных элементов И подключены к выходам накопителя„а выходы соответственно - к другим входам дополнительных элементов

ИЛИ и вторым входам сумматора, другие выходы сумматора и другая управляющая шина соединены с входами второго элемента ИЛИ, управляющие входы распределителя сигналов, дополнительных элементов И, дополнительного регистра и сумматоры соединены с соответствующими управляющими шинами.

Прежде чем описывать устройство, рассмотрим каким образом осуществляется синхронизация по циклам.

Обозначим: n — длина кодовой комбинации циклического кода; m - длина информационного многочлена g (х), раэрядность матрицы памяти устройства;

К - длина проверочного многочлена.

Обычно синхронизация по циклам

40 осуществляется передачей определенной комбинации из М двоичных сигналов, называемой фазовым пуском. На приемной стороне принимается из канала последовательность сигналов и определяется, является ли она фазовым пуском. Для

45 этого принятая комбинация сравнивается (суммирование по модулю два) с эталоном фазового пуска. Подсчитывается число несовпадения (1 }, т.е, число единиц в результате суммирования. Если это число . 50 превышает допустимое (tgp> ), t > t gpss то происходит прием следующего символа и алгоритм приема продолжается до выполнения условия < „, т.е. число ошибок в принятой комбинации не превы55 шает допустимого. Это будет служить признаком того, что фазовый пуск принят.

Можно в постоянный накопитель записать 2 одноразрядных слов и подавая на регистр адреса М - разрядную принятую комбинацию сосчитать по этому адресу из матрицы памяти одноразрядное слово, имеющее единичное значение, если принятая комбинация отличается от эталона фазового пуска менее чем в tqp разрядах и нулевое значение при1 > t

При большом числе N потребуется большой объем матрицы памяти. Если разбить

М разрядную комбинацию на . равных групп по S символов в каждой, то можно сократить объем памяти. Тогда объем матрицы \/=2 )Ь® t „gl.,rpegtog 1 означает целую часть числа, округленного в ".ольшую сторону.

Причем в матрице памяти теперь будут записаны в двоичной форме коды ошибок (числа несовпадений). Разрядность слов в группах S . .определяется числом

%an H P H g Щ 9оп (- Я c.rn) °

Подавая на регистр адреса поочередно соответствующие группы из S символов принятой комбинации, из накопителя считываются коды ошибок, Суммируя коды ошибок, получим после каждого принятого символа фазового пуска (i= gg) и определяем, больше t; чем t <ö, или нет. Фазовый пуск считается принятым, если определена суммарная ошибка t всех i групп и она не превышает tg0

В противном случае принимаем следующий символ и алгоритм приема начинается сначала, Описанный. выше алгоритм приема позволяет сократить время приема фазового

/ пуска, так как операции суммирования с эталонами фазового пуска и подсчета числа единиц в результате суммирования заменяются считыванием из матрицы памяти кодов ошибки и их суммированием.

На фиг. 1 изображена схема логичес кого устройства.

На фиг. 2 представлено распределение области матрицы постоянного запоминающего устройства, Логическое запоминающее устройство содержит накопитель, например, матрицу

1 памяти, дешифратор 2 адреса, регистр

3 адреса, коммутатор.4 сигналов чтения, распределитель сигналов 5, дополнительные элементы И,6, дополнительные элементы ИЛИ 7, сумматор 8, элементы

И 9,первый элемент ИЛИ 10, выходной регистр 11, дополнительный регистр 12, коммутатор 13 адреса, ключ 14, коммута%

733024

5 тор приема - передачи 15, второй элемент ИЛИ 16, дешифратор 17.

Устройство содержит также управля ющие шины 18-43, в том числе шину

"считано эталонов" 18, шину обработано д символов" 19, шину обработано 11 символов 20, шину и опрос дешиИ фратора 21, шину и увеличение содержимого регистра адреса на единицу 22, шину "установка адреса 2 -ой ячейки 10 матрицы 1" 23, шину, установка адреса ячейки, содержащей первый эталон фазового пуска" 24, шину прием адресов ячеек с 0-го по (2 -1)-ый 25, шину прием адресов ячеек с (2 + n )-го по (2" + h +2 )-ый" 26 шину установка регистра 3 адреса в нулевое состо яние 27, шину" "переключения распределителя 28, шину "установка начального состояния 29, шину "разрешение передачи 30, шину "распределитель находится в конечном состоянии 31, шину "установка сумматора в нулевое состояние 32, шину фиксация переноса"

33, шину разрешения чтения 34 шину разрешение перезаписи" 35, шину сдвиг содержимого регистров влево на один разряд" 36, шину выбор режима" 37 шину вькод устройства" 38, шину вход устройства 39, шину "управление приемомЗ0 информации в выходной регистр 40, шину опрос" 41, шину результат опроса

42 и шину "установка выходного регистра в нулевое состояние" 43.

Входы коммутатора 13 подключены к выходам распределителя сигналов 5, регистров 12 и 11. Одни выходы сумматора 8 соединены с первыми входами регистра 3, Выходы коммутатора 13 под40 ключены ко вторым входам регистра 3.

Один из выходов регистра 11 соединен со входом регистра 12. Входы коммутатора 4 подключены к выходам распределителя сигналов 5 и матриц 1, а выходы

45 к одним из входов g элементов ИЛИ 7, выходы которых соединены с первыми входами сумматора 8. Входы элементов

И 6 подключены к выходам матрицы 1, а выходы - соответственно к другим вхо50 дам элементов ИЛИ 7 и вторым входам сумматора 8, Другие выходы сумматора

8 и шина 41 соединены со входами элемента ИЛИ 16, выход которого подключен к шине 42. Управляющие входы распреде ления сигналов 5, элементов И 6, регистров 11 и сумматора 8 соединены соответственно с управляюшими шинами

28е 291 31э 30 36з 32, 33. б

Один из примеров распределения матрицы 1 постоянного запоминающего устройства приведен на фиг. 2.

Логическое запоминающее устройство выполняет операции кодирования, декодирования информации и приема выдачу фазового пуска, поэтому матрица памяти рааобивается на 3 области. Первая область

44 матрицы 1 предназначена для реализаций операций кодирования, декодирования информации. Вторая 45 и третья 46 область матрицы предназначены для реализаций соответственно операций приема и выдачи фазового пуска. В ячейках области 44 и матрицы 1 по адресам с нулевого ао (2 -1)-ый к записаны rrI -разрядные многочлены ошибок, в младших К" разрядах ячеек с адресами с 2 -го по (2 + в )-ый

k Ic записана транспортированная проверочная матрица Н циклического кода, в старших "К" разрядах ячеек с адресами с

2 -го по (2 + г )-ый записана маtc трица проверочных символов R порождающей матрицы P.

Таким образом, область 44, предназначенная для кодирования, декодирования информации в циклическом коде с исправлением одной ошибки, занимает область памяти с адресами от О-го до (2 +rI )» го. Область 45 ячейки с адресами с (2" + о )-го до (2" + rI )+2 -го пред» назначена для приема фазового пуска.

Эта область разделена на L равных зон с объемом 2 х р, в которых запжаны коды ошибок.

Область 46 ячейки с адресами с (2 + n )-го по (2 + O +р)-ый предназначена для хранения эталонов фазового пуска (где р =М/rn ) °

Рассмотрим работу логического запоминающего устройства. Начнем с операции выдачи фазового пуска. В исходном состоянии сумматор 8 установлен в нулевое состояние сигналом на шине 33, выходной регистр 11 установлен в нулевое состояние сигналом на шине 43 цели переносов сумматора B отключены нулевым сигналом на шине 32, ключ 14 закрыл, на регистре 3 адреса установлен адрес первого эталона фазового пуска, распределитель сигналов 5 установлен в начальное состояние сигналов на шине 29, что означает отключение коммутатора 13 и коммутатора 4.

На шины 34 и 30 поступают сигналы разрешения и первый эталон считывается из матрицы 1 через элементы И 6

733024 на сумматор 8, На шину 35 поступает управляющий сигнал, и содержимое сумматора 8 через элементы И 9 переписывается в выходной регистр 11. На шину

36 поступает сигнал и содержимое стар шего разряда выходного регистра 11 поступает на шину 38. Подсчет числа выданных символов с выходного регистра

11 происходит следуюшим образом. Регистр 3 адреса устанавливается в нуле- 10 вое состояние подачей сигналов на шину

27. На шину 22 подаются сигналы счета.

Проверка количества выданных символов производится опросом дешифратора 17 при подаче сигналов на шину 21. На шине 20 появляется единичный сигнал, если выдано m символов фазового пуска, При передаче последуюших эталонов фазового пуска на регистре 3 адреса устанавливается адрес 1 эталона и программным путем производится модификация адреса. Число выданных эталонов определяется опросом дешифратора 17 (на шине

l8 появляется единичный сигнал, если выданы все эталоны).

Аналогично рассмотрим операцию приема фазового пуска. В исходном состоянии ключ 14 открыт, сумматор 8 установлен в нулевое состояние, цепи переноса

ЗО подключены и сумматор 8 выполняет роль арифметического сумматора, распределитель сигналов 5 установлен в начальное состояние, коммутатор 15 отключен.

Подачей сигнала на шину 28 распределитель сигналов устанавливается в первое положение. На шину 36 подается сигнал и содержимое регистров 11 и 12 .сдвигается влево на один разряд. На шину 40 поступает сигнал и символ информации поступает по шине 39 и через . ключ 14 записывается в младший разряд выходного регистра 11. Коммутатор 13 адреса подключает выходы регистра 12 (распределитель 5 в первом состоянии) к входам регистра 3 адреса. На шину

26 подается сигнал и содержимое первой группы из S - разрядов регистра

12 переписывается в регистр 3 адреса.

При подаче на шину 34 сигнала из матрицы 1 считается код ошибки и через коммутатор 4, установленный в первое состояние, через элементы ИЛИ 7 поступает на счетные входы сумматора 8, Производится опрос элемента ИЛИ 16 подачей сигнала на шину 41. При нулевом сигнале на шине 42,. т.е, ошибка меньше допустимой, производится опрос следуюших

8 ° групп Разрядов регистров 12 и 11. Для этого распределитель сигналов 5 устанавливается в следуюшее состояние подачей сигнала на шину 28. Коммутатор 13 под« ключает выходы следующей группы ра рядов регистров 12 и 11 и осушествляется проверка числа ошибок в этой группе, как это было показано выше, суммар ная ошибка 1 накапливается в суммато-, ре 8.

Процесс приема фазового пуска продолжается до окончания просмотра всей группы разрядов регистра 12 и 11 еди» ничный сигнал на шине 31 при условии что суммарная ошибка не превышает числа допустимых ошибок tgpn, т.е. наличие нулевого сигнала на шине 42.

Если в процессе обработки на шине

42 появится единичный сигнал, т.е. число ошибок превысит допустимое, то алгоритм приема фазового пуска начинается с самого начала.

Выполнение операций кодирования, декодирования информации в циклическом коде подробно изложено в (П).

Кратко опишем выполнение операции кодирования информации в циклическом коде данным логическим запоминаюшим устройство м, Для получения комбинации циклического кода нужно умножить строки матрицы проверочных символов К порождающей матрицы на коэффициенты информационного многочлена g (х) и результаты произведений сложить.

Б исходном состоянии коммутатор 15 находится в положении "выдача, ключ

14 закрыт, в регистре 3 адреса установлен адрес 2 -ой ячейки матрицы 1, сумматор 8 установлен в нулевое состояние, цепи переноса отключены, в выходном регистре 11 записана информационная последовательность, распределитель сигналов 5 установлен в начальное положение. На шину 36 подается сигнал и содержимое регистров 12 и 11 сдвигается влево на один разряд,и символ информационной последовательности поступает на шину 38 и одновременно через коммутатор 15 и.элемент ИЛИ 10 на вход дешифратора 2 и если символ единичный, то из матрицы 1 считывается один из многочленов проверочных символов порождающей матрицы и через элементы И 6 (на шине 30-единичный сигнал) записььвается в сумматор 8, На шину 21 подается сигнал и проверяется условие выдачи rn информационных символов из выход733

024

40

9 ного регистра 11, о чем будет свидетельствовать сигнал на шине 20, Если выдано меньше rn символов, то есть на шине

20 отсутствует сигнал, то содержимое регистра 3 адреса увеличивается на еди» ницу, для этого на шину 21 подается сигнал и далее продолжается выдача информационных символов из выходного регистра 11 и считывания многочленов проверочньцс символов из матрицы 1, которые о суммируются по модулю два с содержимымсумматора 8. Если выдано m символов, то на шине 20 появляется сигнал, то есть из выходного регистра 11 будет выдана вся информационная последовательность, а в сумматоре 8 будет записан многочлен проверочных символов кодовой последовательности. На шину 35 поступает сигнал.и многочлен проверочных символов переписывается через элемент И 9 в выходной регистр 11 из сумматора 8, причем проверочные символы заполняют

К старших разрядов выходного регистра 1 1, а содержимое младших разрядов не имеет значения. При дальнейшем поступлении импульсов сдвига на шину 36 проверочные смиволы поступают на шину 38. После каждого такта сдвига опрашивается дешифратор 17 подачей на шину 21 сигнала и проверяется условие выдачи A.

30 символов кодовой последовательности, о чем .будет свидетельствовать сигнал на шине 19.

Если условие не выполняется, то продолжается выдача проверочных символов, в противном случае кодирование за канчива етс я.

В описанном устройстве расширена область применения эа счет операций синхронизации по циклам и, таким образом, совмещены в одном устройстве функции кодирования-декодирования и синхронизации по циклам. Это позволяет умень шить аппаратурные затраты на 20-30% и повысить регулярность устройства. формула изобретения

Логическое запоминающее устройство, содержащее последовательно соединенные регистр адреса, дешифратор адреса и накопитель, дополнительный регистр, соединенный с регистром адреса, первые,входы которого соединены с одними иэ выходов сумматора, элементы И, первые входы которых подключены к выходам сумматора, вторые — к одной из управляющих шин, а выходы - ко входам выходного регистра, ключ, соединенный с выходным регистром, коммутатор приемавыдачи, выход которого подключен к одному иэ входов первого элемента ИЛИ, выход которого соединен с управляющим входом дешифратора адреса, о т л ич а ю щ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения воэможности выпол нения в нем операций синхронизации по циклам, оно содержит коммутатор сигналов чтения, коммутатор адреса, распределитель сигналов, дополнительный регистр, дополнительные элементы И, второй элемент ИЛИ и группу дополнительных элементов ИЛИ, причем входы коммутатора адреса подключены к выходам распределителя сигналов, дополнительного регистра и вьрсодного регистра, а выходы - ко вторым входам регистра адреса, один из вы ходов выходного регистра соединен со входом дополнительного регистра ° входы коммутатора сигналов чтения подключены к выходам распределителя сигналов и накопителя, а выходы — к одним иэ входов дополнительных элементов ИЛИ, выходы которь|с соединены с первыми входами сумматора, входы дополнительных элементов И подключены к выходам накопителя, а выходы - соответственно к другим входам дополнительных элементов

ИЛИ и вторым входам сумматора, другие входы сумматора и другая управляющая шина соединены со входами второго элемента ИЛИ, управляющие входы распределителя сигналов, дополнительных элементов И, дополнительного регистра и сумматоры соединены с соответствуюшими управляющими шинами .

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 553682, кл, С - 11 С 15/00, 1976.

2. Авторское свидетельство СССР

¹ 610174, кл, (3- 11 С 15/00, 1976 (прототип) .