Устройство для вычисления корня к-ой степени

 

Союз Советских

Социалистических

Республик

ОПИС

ИЗОБР

К АВТОРСКОМУ

736О96 (61) Дополнительное к авт. свид-ву (22) Заявлено 09.117б (21) 2419437/18-24 (51)М. КЛ.

2 с присоединением заявки М

G 06 F 7/38

Гасударственный комитет

СССР оо делам изобретений и открытий (23) Приоритет (53) УДМ 681. 325 (088.8) Опубликовано 250580. Бюллетень N9 19

Дата опубликования описания 2505.80 (72) Авторы изобретения

A.Ë. Рейхенберг и P.ß. Шевченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОРНЯ К-й СTEllEHИ

Изобретение относится к области цифровой вычислительной техники и может найти применение в вычислительных си стемах и специали эиро ван— ных вычислительных машинах.

Из вестно устройство для из влечения квадратного корня, содержащее суммирующий блок, блок умножения и блок сравнения (1) . Недостатком данного устройства является невозможность извлечения корня К-й степени из промежуточных степеней аргумента.

Наиболее близким техническим решением к предлагаемому является устройство для вычисления корня К-й степени, содержащее К регистров, К сумматоров-вычитателей, первые входы которых соединены с выходами младших разрядов соответствующих регистров, блок сравнения и блок управления, вход которого соединен с первым выходом блока сравнения, а выходы соединены с управляющими входами ре ги ст ро в (2 ) .

Недостатком известного устройства является невозможность вычисления корня К-й степени иэ промежуточных степеней аргумента и относительно невысокая скорость работы. 30

Цель изобретения — расширение класса решаемых задач путем вычисления корня К-й степени из .ргумента, его квадрата, куба и т.д. до K-1 степени, а также повыаение быстродействия за счет исключения зависимо сти времени вычи сления от величины показателя степени, Это достигается тем, что предлагаеМое устройство содержит (K-1) блоков умножения, (К+1) -ый сумматор-вычитатель, i-тый (i— = 1-К-1) вход которого соединен с выходом i-ro блока умножения, вход реверсирова-. ния соединен со вторым выходом блока сравнения и входами реверсирования остальных сумматоров-вычит ателей, а выход соединен со входом вычитания первого сумматора — вычитателя и блок памяти, вход которого соединен с выходом блока управления, а выходы— со входами ввода коэффициентов всех. сумматоров-вычитателей, кроме первого, вход i-го (i=1-К-1) блока умножения соединен с информационным выходом (i+1) -ro регистра, j-тый (j=2-K-i) выход. i-го блока умножения соединен с (i+1) — м входом (i+j+1)-oro сумматора-вычитателя, 736096 второй вход i-го (i=1-К вЂ” 1) блока умножения соединен с i-ым выходом блока управления, информационный выход первого регистра соединен со входом блока сравнения.

На чертеже представлена блоксхема устрой ст ва для вычисления коон я

К-ой степени, Устройство содержит сумматорывычитатели 1, где 1=1. ..,(К+1), 1 регистры 2„, где i= — 1-К; блоки 31 умножения, где i=-1- (К-l ), блок 4 сравнения, блок 5 памяти и блок б управления. Выходы сумматоров- вычитателей

1 соответственно соединены с вхо1 дами регистров 2„, где i=1-К. Выходы младших разрядов этих регистров со ответственно соединены с первыми входами сумматоров-вычитателей 1-, где i=1-К, информационный выход первого регистра 21 соединен со входом блока 4 сравненйя, первый выход ко- 20 торого соединен со входом блока б управления, а второй выход которого соединен с управляющими входами

Сумматоров-вычит ателей 1 -1 К, и нформационный выход регистра 2 сое1 динен с первым входом блока 31 умножения, пер вый — (К-2 ) -й выходы которого соответственно соединены со вторыми входами трет ье ro — К-го

Сумматоров-вычитателей 1 — 1 . Информационный выход третьего регистра 23 соединен с первым входом второго блока 3 2 умножения, первый — (К вЂ” 3) -й выходы которого соответственно соединены с третьими входами чет верто- 35 го — К-го сумматоров-вычит ателей.

Второй выход 1-го регистра 2„. соединен с первым входом (i-1) -го блока

3„. „умножения, первый — (К-i) -й выходы. которого соответственно соединены с л.-ми входами (1+1) -го — К-10 40 сумматоров-вычитателей 1 „1. „-1к.

Последние выходы 1-го — (К-2) -го блоков 31-3 2 и выхоц (К-1) -го блока

3 К 1 умножения соединены соответственно с 1-м — (К-1) -м входами 45 (К+1) -ro сумматора-вычитателя 1,+1.

На последние входы второго — (К+1) -го сумматоров-вычитателей соответственно подсоединены первый — К-й выходы блока 5 памяти, Выход сумматора-вы- 5О читателя 1„, подсоединен на втсрой вход сумматора-вычитателя 11 . Выходы блока б управления соединены со вторыми входами всех регистров и блоков сдвига и входом блока 5 памяти.

Входом устройства является вход первого регистра 2„. Выходами устройства являются: для корня К-й степени из арг).мента — выход второго регистра 22, для корня К-й степени из квадрата аргумента — выход третье- 66 го регистра 2>, для корня К-и степени из куба аргумента — выход четвертого регистра 2А, для корня К-й степени из четвертой степени аргументавыход пятого регистра 2>, для корняд Я

К-й степени иэ пятой степени аргумента — выход шестого регистра 2 и б т.д., для корня К-й степени иэ i-ой степени аргумента — выход i-ro регистра 2„.

Сумматоры-вычитатели 1 — 1> явля1 ются двухвходовой одноразрядной комбинационной схемой, Остальные сумматоры-вычитатели 13 — 1 К+1 являют ся многовходовой одноразрядной комбинацион ной схемой, Чи сло в хо до в сумматоров-вычитателей 1>-1 равно их порядковому номеру. Чйсло входов сумматор а-вычитателя 1 + 1 равно величине К. Регистры 2 сдвиговые, первый выход которых является выходом ячейки младшего разряда, а информационным выходом являются выходы ячеек всех разрядов. Блоки 3„. являются уст— ройствами умножения на постоянные коэффициенты содержимого соответ— ствующих регистров. Блоки 3 могут

1 быть выполн ены, например, н а сдви гающих регистрах и одноразрядных сумматорах, либо на матричных схемах.

Блок 4 сравнения представляет из себя цифровую схему сравнения содержимого первого регистра 21 с логическим нулем и триггер для запоминания знака этого содержимого. Первым выходом блока 4 являет ся выход три ггера через элемент И, вторым выходом— выход схемы ср авн ения кодо в. Блок 5 памяти являет ся односторонним запоминающимм устройством, в котором по одному адре су з апи саны К кон ст ант вида 2 11, где i=O 1,..., К; j=0

1,..., К вЂ” номер итерации, которые считываются поразрядно каждым тактовым импульсом. Блок б управления содержит, например, ген ератар т актовых (сдви гающих) импул ь со в, р аспр еделитель, счетчик и логические схемы, B основу вычисления корней К-й степени положен принцип одновременного решения в итерадионном процессе системы разностных рекуррентных соотношений:

2, =Хо Z. Х- (+1--Х -А„, Х,„- О; .»9 2 = +1Ôñp 2 )О 012

Д. л )(ХК-1 -1 K(> 1) К-2 -2>, К(К-.Й0-2)

1К(;11(К-2)...(К-1+;) К-j -1j и-1 -(К;<)j

- М вЂ”.3 — - — - 1 : .

1 3 " " j

+(Жр" 2 "3 ) 5

736096 алгоритм степени, ройстве, ностных ний:

Uc =0, („= Ч,„=U>+SP> 2.2 «2,,U -1 х ; где m — число разрядов в регистрах

2, — 2 .

Все соотношения обладают групповыми свойствами, т.е. зависят друг от друга.

Вычисления указанных корней

К-й степени в предложенном устройстве осуществляются следующим образом.

Пер вон а чал ьн о в пе р вый сдви гающий регистр 2 заносится значение заданного аргумента Х, а второй—

K-й регистры 2 -2„устанавливаются в нулевые состояния.

В любой j-ой итерации с выходов блока б управления выдается серия (последовательность) тактовых импульсов, при помощи которых в .блоках

3 -3 .в умножения сдвигаются и ум;, ножаются (путем сложения сдвинутых. значений) на постоянные коэффициенты текущие содержания регистров 22 -2, Полученные величины, совместно с содержимым этих регистров и константами из блока 5 памяти продвигают ся на в ходы суммат Ьро в-вычит ателей 1 — 1кв а совместно только с ,константами иэ блока 5 памяти на входы сумматора-вычитателя 1 -. С выхода последнего результаты алгебраического суммирования подаются на вход вычитания сумматора-вычитателя 1„. С выходов сумматоров-вычитателей 1 — 1 полученные результаты записываются младшими разрядами вперед в освобождающие ся при сдви ге старшие разряды регистров 2 в -2 и продви гают ся к и х н ачалу, По сле выполнения m так-ов, в последних содержатся результаты данной итерации.

По знаку содержимого первого регистра

2 в блоке 4 сравнения определяется

1 очередная цифра q - для следующей

j+1 итерации. Со второго выхода блока 4 сравнения выдается сигнал q >, определяющий сложение (при q =+1) или вычитание (при q = -1) соответствуюЛ щих величин с блоков 3 -3 q умножения и констант с блока 5 памяти в сумматорах-вычитателях 1 — 1 +в Когда содержимое первого регистра 2 равно нулю (в пределах разрядной сетки) с первого выхода блока 4 сравнения выдается сигнал останова в блок б управления, который перестает выдавать тактовые импульсы на следующей итерации, так как процесс вычисления закончен.

Процесс вычи сления удобно пояснить приравняв значение К конкретной величине, например К=6..В этом случае вычисления корня шестой реализуемый в данном устописывает ся системой разрекуррентных соотноше5

2 = х ;; . „= .-(+ 4 б 2 „ .,2-4

«У- (5.2 «Q t. 11-Я1«2 9)

),1

30 ф=5(иХ =.(«1 u Z >О.. — q u c Z3 <0 i l=0 1ii2>...,щ Zrn- 0в

О=О; - =1 +4 5-2 +Q U"" (02 +v4 10 2 +

«С(, М б 2 (. 2 в ф — «) Х в

Ч0=0) Ч = .«q Ч 4 2 40 б 2 i+q.. è.4 2 ) 241

j i j jj j j3 « о v„- lх ; Ф<=0;Ъ „=&-+4 3 2 +ф.U 3.2 + 2,а -+VX;

-М

Ц =0; U. =U «с .4 2 2 «2, 0 — ъ Я; ."в«1 ) 1

Зо Y =0 > („„=4. +с(-2, Ч

Первое соотношение реализует ся в регистре 2 и сумматорах — вычитателях

1к1. Второе соотношение Реализует ся в регистре 2; и сумматоревычитателе 1„. Третье соотношение реализуется в регистре 2 и суммаб торе-вычитателе 1 . Четвертое соотношение реализуется в регистре 24 и сумматоре- вычит ат еле 1в.. Пятое соотношение реализуется в регистре

2> и сумматоре-вычитателе 1>. Иестое соотношение реализуется в регистре

2 и сумматоре-вычитателе l . Логическое условие q =sign Е и проверка равенства нулю содержания регистра

2„реализуют ся в блоке сравнения.

На первой итерации j=0 с первого выхода блока 4 выдается сигнал q

5O = +1 (так как содержимое первого регистра 2„, т.е, заданный аргумент

Х, больше нуля), который определяет выполнение сложения по вторым входам сумматоров-вычитателей 12в 1э и 15в по третьим входам сумматоров-вычитателей l«1„. и l к« по четвертым входам сумматоров-вычитателей 14 и

l по пятым входам сумматоров-вычитателей 1 и 1 +в по шестому входу сумматора-вычитателя 1; . При отри66 цательном значении содержимого первого регистра 2 на любой итерации со второго выхода блока 4 выдается сигнал q„.= -1, который определяет выполненйе вычитания по указанным

65 входам сумматоро в-вычит ат елей

736096 ства значений ции, на кото це сс вычи сл мента номер итера. танавливается променьше величины m.

1,, На первой итерации с выК+ хОдом блоков 3 -3 выдаются нулевые значения. Б любой )-й итерации с регистра 22 выдается значение на блок 3, с первого выхода которого на второй вход сумматора — вычи-.

-2 тателя 1- выдается значение Y 2. 2 сО второго выхода на второй вход сумматора-вычитателя 14 — зн ачение

Y 3 ° 2, с третьего выхода на втоj рой вход сумматора-вычитателя 1> значение У . 4 2, с четвертого выхода на второй вход сумматора-вычитателя 11 — значение Y " 2 42 и с пятого выхода на первый вход сумматора-вычитателя 1,,„— значение

У 6 2 2 С регистра 2 выдается

15 значение U- на блок 32, с первого

1 вЫхода которого на третий вход сумматора-вычитателя 1 выдает ся значение U 3 ° 2 2, со второго выхода на третйй вход сумматора — вычитателя ()

1 — значение U; 6 2 - c третьего

-2)

J вЫхода на третий вход сумматора-вы. читателя 1 — значение U 10 2

1 и с четвертого выхода на второй вход сумматора-вычитателя 1 <, — значение U 15 2 И С регистра 24 выдается значение W на блок 33, с первого выхода которого на четвертый вхо,ц сумматора-вычит ателя 1> выдает ся значение W - 4 2 j, co второго вхоца на четвертйй вход сумматора-вычитателя 1 — значение W .10 2, c

-2

1 третьего выхода на.третий вход сумматора-вь1читателя 1 значение

W" 20 2 С регистра 2 выдается значение V на блок 34, с первого вы1 З5 хода которого на пятый вход сумматора-вычитателя 1„выдается значение

V 5 2 2 и со второго выхода на чет1 вертый вход суммат ор а- вычи т ат ел я

1 к+ — значение Ч.(15- 2 2 С регистра QQ

2. выдается значейие t„на вход блока 3 „ с выхода которого на пятый

) вход сумматора-вычит атель 1 „ выда-1 ется значение t 6 2 -.С первого выхода 7 блока 5 памяти на второй вход . сумматора-вычитателя 1 выдается константа 2 2, со второго выхода. 8 на третий вход суммат ova — вычит ат еля .«я ь

1 выдается константа 2 ч,с третьего выхода. 9 на чет вертый вход сумматора-вычитателя 14 выдается кон стант а

2 ) c четвертого выхода 10 на пятый вход сумматора-вычитателя 1 выдается константа 2 ), с пятого выхода н а шестой вход сумматора- вычи т ат ел я

1„выдается константа 2 ) и с шесто- эз го выхода на шестой вход сумматоравычитателя 1 + выдается константа

2-62.

По сле выполн ени я каждой итерации бо . на блок 4 сравнения с регистра 2 подается его очередное содержимое

Е, которое сравнивается с нулем., При нулевом значении Z блок 4 останавливает процесс вычисления. Для большими„- 65

Максимальное стремя вычи сления одновременно всех указанных корней в тактах равно Т m

Время вычи сления даже одного ре— зультата значительно меньше времени вычисления в известных устройствах, причем использование асинхронного режима (прерывание процесса вычисления при раве н ст ве нулю содержи=. мого регистра 2 ) дополнительно сокр ашает время вычи слени я . По сравнению с известным устройством для вычисления корня К-й степени (2) данное устройство позволяет одновременно вычислять, кроме корня К-й степени из аргумента, корни К-й степени из аргумента в степени Р, где P — 2, 3, 4,..., (K 1) . KooMe того, быстродействие данного устройства в (К-1) раз выше .

Параллельно — последовательная структура данного устройства обладает простотой схемных решений из стандарт— ных цифровых элементов и может быть легко изготовлена в виде одной БИС, обладает ми нимальными ап пар ат урн ыми затратами для работы в реальном масшт абе времени.

Данное у строй ст во может быть и спольэ овано в к аче ст ве специ али зиро ванно ro вычи слит ельн о го блока (спецпроцессора) в управляющих или вычи слит ельных си стемах, в вычи слительных машинах для научных расчетов, в настольных вычислениях и т.д.

Формула изобретения устрой ст во для вычи сления корня

К-й степени, содержащее К регистров, К сумматоров- вычит ат елей, пер вые входы которых соеди нены с выходами младших разрядов соответствующих регистров„ а выходы — со входами соот вет ст вующи х реги стро в, блок срав— нения и блок управления, вход которого соединен с первым выходом блока сравнения, а выходы соедин ены с упр а вляющими входами ре ги стров, о т л ич ающе е с я тем, что, с целью расширения класса решаемых задач путем вычисления корня К-й степени из промежуточных степеней аргумента и повышения быстродействия, оно co— держит (К вЂ” 1) блоков умножения, (К+1) -ый сумматор-вычитатель, i — тый (i = 1 — К-1) вход которого соединен с выходом i-ro блока умножения, вход реверсирования соединен со вторым выходом блока сравнения и входами реверсирования остальных сумматоров-вычитателей, а выход соединен со входом вычитания первого сумматоравычитателя и блок памяти, вход нов торого соединен с выходом блока управ736096

СоставитЕль М. Аршавский

Техред И.Асталош Корректор 5f,Вигула

Редактор В. Зарванская

Заказ 22бб/б

Тираж 751 Подпи сное

ЦНИИПИ Государ ст венного комитет а СССР по делам изобретений и открытий

1130 35, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 ления, а выходы — cc входами ввода коэффициентов всех с);аторов-вычитателей, кроме первого,,;од 1-го (i= 1-К-1) блока умнож..:, оединен с информационным выходом (r.+ 1) - го регистра, j-тый (j=2-К-i) выход i-го блока умножения соединен с (i+1)-м входом (i+j+1) -ого сумматора-вычитателя, второй вход 1-го (i=1-К-1) блока умножения соединен с 1-ым выходом блока управления, информационный выход первого регистра соединен со входом блока сравнения.

Источники информации, принятые во внимание при экспертизе

1. Байков В.Д., Смолов Б. Д.

Аппаратная реализация элементарных функций. 19 75, рис. 21.

2. Авторское свидетельство СССР

Р 491946, кл. G Об F 7/38, 1973.