Устройство для приема и передачи кодов

 

с с;- .. о!оэнн.я и;.:т :.:. .! :-".: та„н !ческ«я

С.,элиота;.а Б А

Со!оэ Советских

Социалистических

Республик

<„,738187

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (53)M. Кд.

Н 04 1 13/02 (22) Заявлено05.10.76 (21) 2410599/18-09 с присоединением заявки ¹

Государственный комитет (23) Приоритет

Опубликовано 30,05.80. Бюллетень № 20 до делам изобретений и открытий (53 ) УД К 621. .376.52 (088.8) Дата опубликования описания 04 06 80 (72) Авторы изобретения

A. И. Баландин, Е. П. Ларичев и E. H. Океанов (7I) Заявитель . (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ КОДОВ

Изобретение относится к радиотехнике и может использоваться для приема, .обработки и передачи дискретной информации.

Известно устройство для приема и

5 передачи кодов, содержашее первый элемент

ИЛИ, блок оперативной памяти, оконечный согласующий блок, последовательно соединенные усилитель и выходной блок, ге- . !

О нератор, первый элемент запрета, соединенный с одним входом первого распределителя, второй вход которого соединен с одним выходом стартстопного триггера, соединенного с дополнительным входом коммутатора ячеек программной матрицы, другие выходы стартстопного триггера соединены с одним входоь! первого элемента запрета и входом блока клавиатуры соответственно, выходы первого распреде- > пителя соединены с одними входами программной матрицы, другие входы которой соединены с выходами блока клавиатуры через последовательно соединенные шифра2 тор и коммутатора ячеек программной матрицы, дополнительный вход которого соединен через схему сброса с дополнительным выходом первого распределителя, соединенного также с одним входом старт стопного триггера, причем дотхзлнительный выход шифратора через последовательно соединенйые коммутатор режимов работы и второй элемент запрета соединен с входом блока опознования сигнала, а также через второй элемент ИЛИ - с другим входом стартстоййого триггера, при этом выход приемника соединен с другими входами коммутатора режимов работы и второго элемента запрета.

Однако в известном устройстве производится обмен информации только в одном заранее выбранном канале связи.

Цель изобретения - передача и прием сигналов произвольных двоичных кодов с одновременным автоматическим выбором канала, Для этого в устройство для приема и передачи кодов, содержашее первый элег

7 ф сигнала, выходы которого соответственно соединены с другим входом второго элемента ИЛИ, и вторым входом формирователя, третий вход которого соединен с дополнительным выходом блока оперативного управления, первый -вход которого соединен с одним .выходом блока оперативной памяти, другие входы блока оперативного управления соедийены с соответствующими выходами программной матрицы, другие выходы которой соединены с соответствуюшими входами блока выбора канала, выходы которого соединены соответственно с входами приемника, и выходного блока, при этом первый вход первого элемента ИЛИ соединен с другим выходом блока оперативной памяти, а вТорой и третий входы - соответственно с выходами второго элемента ИЛИ и формирователя, соединенного с усилителем, выход второго блока долговременной памяти соединен с оконечным согласуюшим блокЬм, а выход генератора — с одним входом четвертого элемента запрета, другой вход которого соединен с другим выходом стартстопного триггера, при этом выход второго элемента ИЛИ соединен с другим входом блока перезаписи, а другой выход коммутатора режимов работы соединен с дополнительным входом коммутатора ячеек программной матрицы, причем выход схемы сброса соединен с другим входом второго рас» . пределителя.

На чертеже изображена структурная электрическая схема предлагаемого уст ройства.

Устройство для приема и передачи кодов содержит первый элемент ИЛИ 1, блок огеративной йамяти 2, оконечный согласуюший блок 3, последовательно соединенные усилитель 4 и выходной блок

5, генератор 6, первый элемент запрета

7, соединенный с одним входом первого распределителя 8, второй вход которого соединен с одним выходом стартстопного триггера 9, соединенного с дополнительным входом коммутатора 10 ячеек программной ме:.рицы, другие выходы старт«

1 стопного триггера 9 соединены с одним входом первого элемента запрета 7 и входом блока клавиатуры 11 соответственно, выходы первого распределителя 8 соединены с одними входами программной матрицы 12, другие входы которой соединены с выходами блока клавиатуры 11 через последовательно соединенные шифра тор 1Э и коммутатор 10 ячеек програм73818 мент ИЛИ, блок оперативной памяти, оконечный согласуюп;ий блок, последова тельно соединенные усилитель и выходной блок, генератор, первый элемент за« прета, соединенный с одним входом пер-вого распределителя, второй вход которо го соедийен с одним выходом стартстопного"триггера; соединенного с дополнительным входом " Комм угатора ячеек прбграммной матрицы, другие вьцсоды старт- 10

" стопйого триггера соединены с одним вхо дбм первого элемента запрета и входом блока клавиатуры соответственно, выходы первого распределителя соединены с одними входами программной матрицы, дру 15 гие входы Которой соединены с выходами блока клавиатуры через последовательно соединенные шифратор и коммутатор ячеек программной матрицы, дополнительный вход которого соединен через схему сбро-. са с -дополнительным выходом первого распределителя, соединенного также с

" одним входом стартстопного триггера, причем дополнительнйй выход шифратора

" " через последовательно соединенные коммута-у тор режимов работы и второй элемент запре-, . та соединен с входом блока опознования сигнала, а также через второй элемент ИЛИ - с

-- другим входом стартстопного триггера, при этом выход приемника соединен с другими gp входом стартстопного триггера, при этом выход приемника соединен с другими входами коммутатора режимов работы и второго элемента запрета, введены последовательно соединенные дополнительные блок клавиатуры, шифратор, первый блок доти овременной памяти и блок перезаписи, блок выбора канала, формирователь, последовательно соединенные третий элемент запрета и второй блок долговремен- 4О ной памяти, четвертый элемент запрета, выход которого соединен с одним входом

I введенного блока оперативного управления, другие входы которого через введенную дополнительную программную матри- 4> цу Гое@ииены с выходами введенного второго распределителя, вход которого сое

" " динен"с выходом первого элемента ИЛИ, причем выход блока перезаписи соединен с одним входом блока оператйвной памяти, другой вход которого соединен с одним выходом блока оперативного управ " "ления, другие вйФоды которого соединены соответственно с другими входами первого элемента запрета, первого блока долговременной памяти и первым входом форMiipoiiiens а также первым входом третьего элемента запрета, другой вход которого соединен с блоком опознования

738187 6 ративной .памяти 2, а второй и третий

4 входы - соответственно с выходами второс- го элемента ИЛИ 18 и формирователи

25, соединенного с усилителем 4, выход

9, 5 второго блока долговременной памяти ра 27 соединен с оконечным согласуюшим блоком 3, а выход генератора 6 - с рой одним входом четвертого элемента запрета 28, др„гой вход которого соединен с е 10 другим выходом стартстопного триггера угим 9, при этом выход второго элемента

ЙЛИ 18 соединен с другим входоa< блока перезаписи 23, а другой выход коммутав тора режимов работы 15 соединен с до- полнительным входом коммутатора 10 ячеек программной матрицы, причем выход тор схемы сброса 14 соединен с другим входом второго распределителя 31.

Устройство работает следующим обва- 20- Фюм.

5 мной матрицы, дополнительный вход ко торого соединен через схему сброса 1 с дополнительным выходом первого ра пределителя 8, соединенного также с одним входом стартстопного триггера причем дополнительный выход шифрато

13 через последовательно соединенные коммутатор режимов работы 15 и вто элемент запрета 16 соединен с входол блока опознования сигнала- 17, а.такж через второй элемент ИЛИ 18 — с др входом стартстопного триггера 9, пр этом выход приемника 19 соединен с другими входами коммутатора режимо работы 15 и второго элемента запрет

:. 16, последовательно соединенные доп нительные блок клавиатуры 20, шифра

21, первый блок долговременной памя

22 и блок перезаписи 23, блок выбор канала 24, формирователь 25, последо тельно соединенные третий элемент запрета 26 и второй блок долговременной памяти 27, четвертый элемент запрета 28, выход которого соединен с одним входом блока оперативного управления 29, другие 5 входы которого через дополнительную программную матрицу 30 соединены с выходами второго распределителя 31, вход которого соединен с выходом первого элемента ИЛИ 1, причем выход блока пере- ЗО записи 23 соединен с одним входом бло-ка оперативной памяти 2, другой вход

1 которого соединен с одним выходом блока оперативного управления 29, другие выходы которого соединены соответственно 35 с другими входами первого элемента запрета 7, первого. блока долговременной памяти 22 и первым входом формирояателя 25, а также первым входом третьего элемента запрета 26, другой вход которого соединен с блоком опознования сигнала 17, выходы которого соответственно соединены с другим входом второго элемента ИЛИ 18 и вторым входом формирователя 25, третий вход которого сое15 динен с дополнительным выходом блока оперативного управления 29, первый вход которого соединен с одним выходом блока оперативной памяти 2, другие входы блока оперативного управления 29 соединены с

50 соответствуюшими выходами программной матрицы 12, другие выходы которой соединены с соответствуюшими входами блока выбора канала 24, выходы которого соединены соответственно с входами

5$ приемника 19 и выходного блока 5, при этом первый вход первого элемента ИЛИ

1 соединен с другим выходом блока oneДо режима передачи оператором производится запись передаваемой информации по заданной программе в первый блок долговременной памяти 22 при помоши дополнительного блока клавиатуры 20 и дополнительного шифратора 21. При передаче оператор воздействует на блок клавиатуры 11, что обеспечивает на выходе ишифратора 13 появление сигнала, включаюгдего коммутатор режимов работы 15 в положение, при котором отпирается коммутатор 10 ячеек программной матрицы, обеспечивая включение одного из г1 какапов связи сигналом выбора с выхода блока выбора канала 24 связи, и запирается приемный вход блока опознования сигнала 17 из-за срабатывания чет- . вертого элемента запрета 28 приема сигнала. Этот же сигнал поступает на один из входов второго элемента ИЛИ 18, который включает блок перезаписи 23 и стартстопный триггер 9. Последний отключает первый элемент запрета 7 и импульсы генератора 6 поступают на вход блока оперативного управления 29. Кроме этого сигнал через один из входов первого эле мента ИЛИ 1, второй распределитель 31 и дополнительную програл1мнук матрицу

30 воздействует на вход блока оператив ного управления 28, на выходе которого в зависимости от состояния ячеек дополнительной программной матрицы 30 и ячеек программной матрицы 12 появляется сигнал, выбираюший передаваемую информацию из ячеек первого блока долговременной памяти 22 и записываюший ее через блок перезаписи 23 в блок one7 738187 8 ративной памяти 2, с которого информа-ция считывается в блок оперативного управления 29. Сигнал окончания считывания информации поступает на вход первого элемента ИЛИ 1 и воздействует через второй распределитель 31 и ячейки дополнительной программной матрицы 30 на блок оперативного управления 29, включающий формирователь 25, который формирует кодовые комбинации, поступаю- 16 шие через усилитель 4 на выходной блок 5. Сигнал окончания кодовой комби-, нации поступает на вход первого элемента ИЛИ 1 и воздействует через второй

Распределитель 31 и ячейки дополнитег ь- .1 ной программной матрицы 30 на блок оперативного управления 29, с выхода которого на установочнЫе входы формиро вателя 25 поступает сигнал сброса. С другого выхода блока оперативного управления 29 сигнал поступает через четвертый элемент запрета 28 на первый распределитель 8 и с его дополнительного выхода (например, дополнительного разряда регистра сдвига) сигнал выключает стартстопный триггер 9 и переводит устройство в режим дежурного приема, устанавливая через схему сброса 14 в начальное положение коммутатор 10 ячеек программной матрицы и второй распределитель 31 °

При приеме сигнал с bbeoäà приемника 19 (или проводной линии связи) поступает на коммутатор режимов работы 15, который запирает коммутатор 10 ячеек программной матрицы и отключает второй элемент запрета 16 приема сигналов, что обеспеЧивает прохождение сигнала от приемника 19 к блоку опознования сигнала 17. Если принят сигнал

"свой", с выхода блока опознования сигнала 17 на другой вход.второго элемента ИЛИ 18 поступает сигнал, который . через один из входов первого элемента

ИЛИ 1, второй распределитель 31 и дополнительную программную матрицу 30 воздействует на блок оперативного управления 29, с выхода которого управляющий сигнал переписывает через третий элемент запрета 26 в одну из ячеек второго блока долговременной памяти 27 принятую информацию, откуда зафиксиро= ванный сигал поступает на оконечный согласующий блок 3, одновременно включает блок перезаписй 23, а также старт55 стопный триггер 9, обеспечивающий в зависимости от клавиш блока клавиатуры

11 включение заданного канала связи и появление на выходе шифратора 13 сигна« ла, включающего коммутатор режимов работы 15 в положение, при котором автоматически осуществляются передачи информации, хранящейся в устройстве, по описанному выше способу.

Предло ж ен но е устройство по сра внен ию с известным позволяет передавать и принимать сигналы произвольных двоичных кодов с одновременным автоматическим выбором канала. форм ула изобретения

Устройство для приема и передачи кодов, содержащее первый элемент ИЛИ;, блок оперативной памяти, оконечный согласующий блок, последовательно соединенные усилитель и выходной блок, генератор, .первый элемент запрета, соединенный с одним входом первого распределителя, второй вход которого соединен с одним выходом стартстопного триггера, соединенного с дополнительным входом коммутатора ячеек программной матрицы, другие выходы стартстопного триггера соединены с одним входом первого элемента запрета и входом блока клавиатуры соответственно, выходы первого распределителя соединены с одними входами программной матрицы, другие входы которой соединены с выходами блока клавиатуры через последовательно соединенные шифратор и коммутатор ячеек программной матрицы, дополнительный вход кото« рого соединен через схему .сброса с

gotIoJIHHTeJIbBbIM выходом первого распределителя, соединенного также с одним входом стартстопного триггера, причем дополнительный выход шифратора через

:последовательно соединенные коммутатор режимов работы и второй элемент запрета соединен с . входом блока опознования сигнала, а также через второй элемент

ИЛИ вЂ” с другим входом стартстопного триггера, при этом выход приемника соединен с другими входами коммутатора режимов работы и второго элемента запрета, отличающееся тем, что, с цепью передачи и приема сигналов произвольных . двоичных кодов с одновременным автоматическим выбором канала, в него введены последовательно соединенные дополнительные блок клавиатуры, шифратор, первый блок долговременной памяти и блок перезаписи, блок выбора ,канала, формирователь, последовательно

9 738187 10 (соединенные третий элемент запрета и выходом блока оперативной памяти, друвторой блок долговременной памяти, чет- -где входы блока оперативного управления вертый элемент запрета, выход которого соединены с соответствуюшими выходами соединен с одним входом введенного программной матрицы, другие выходы коблока оперативного управления, другие торой соединены с соответствуюшими

5 входы которого через введенную допол- входами блока выбора канала, выходь конительную программную матрицу соедине- Topolo соединены. соответственно с входаны с выходами введенного второго рас- ми приемника, и выходного блока, при пределителя, вход которого соединен с этом первый вход первого элемента ИЛИ выходом первого элемента ИЛИ, причем ip соединен с другим выходом блока операвыход блока перезаписи соединен с одним тивной памяти, а второй и третий входывходом блока оперативной памяти, другой соответственно с выходами второго элевход которого соединен с одним выходом мента ИЛИ и формирователя, соединенноблока оперативного управления, другие ro с усилителем, выход второго блока выходы которого соединены соответствен- g5 долговременной памяти соединен с око,.но с другими входами первого элемента нечным согласуюшим блоком, а выход запрета, первого блока долговременной генератора - с одним входом четвертого памяти и первым входом формирователя, -"элемента запрета, другой вход которого а также первым входом третьего элемента соединен с другим выходом стартстопного запрета, другой вход которого соединен 2п триггера, при этом выход второго элес блоком опознования сигнала, выходы мента ИЛИ соединен с другим входом блокоторого соответственно соединены с дру- ка перезапнсн, а другой выход коммутатогим входом второго элемента ИЛИ, и вто- - -pa режимов работы соединен с дополнирым входом формирователя, третий вход тельным входом коммутатора ячеек прокоторого соединен с доголнительным 25 граммной матрицы, причем выход схемы .выходом блока оперативного управления, сброса соединен с другим входом второго первый вход которого соединен с одним - распределителя.