Преобразователь кодов

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

«н744 548 (61) Дополнительное к авт. свид-ву (22) Заявлено 29 0 37 8 (21) 259 б б 07/18-2 4 (51)Ж. КД.2

G Об Р 5/02. с присоединением заявки Йо (23) Приоритет

Государственный комитет

СССР но делам изобретений и открытий

Опубликовано 30.0б.80Бюллетень Мо 24 (53) УДК 681.325 °

@.53(088.8) Дата опубликования описания 300б80 (72) Авторы

/ изобретения

Н.Л.Емельянов, Н.H.Дивин и Н.В,Корнилов (7) } Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ

Преобразователь кодов двоичнодесятичных в двоичные или двоичных в двоично-десятичные во всей области представления действительных чисел относится к цифровой вычислительной технике и может быть использован в вычислительных машинах и специализированных автоматических устройствах.

Известно устройство для перекодирования дискретной информации, содержащее ячейки памяти n — разрядного двоичного кода, блок преобразования значений разрядов двоичного кода в разрядные весовые эквиваленты десятичной системы счисления, одно- 15 . декадный десятичный сумматор, узел оперативной памяти, блок считывания и преобразования кода сумматора в за- данный код, генератор опорных сигналов, временной распределитель сигна- 20 лов синхронизации и узел формирования исполнительных команд (1). устройствтз реализует только функцию преобразования положительных двоичных кодов в двоично-десятичные.

Кроме того, это устройство имеет низкое быстродействие из-за последовательного преобразования весовЫХ эквивалентов десятичной системы счисления каждого двоичного разряда 3О в число-импульсный код, равный несовому эквиваленту этого разряда и суммирования этого кода на последовательном десятичном сумматоре. Втземя преобразования этого устройсва зависит от разрядности"и вида преобразуемого кода.

Средняя величина времени преобразования 30-ти разрядного двоичного кода и тактовой частоте 5 мГц равна

1 мкс.

Известен преобразователь двоичнодесятичного кода в последовательный двоичный код, содержйаий последовательный сумматор, коммутатор, входной регистр, распределитель импульсов, триггер знака и логические элементы И и ИЛИ. Известный преобразова тель реализует функцию преобразования положительных и отрицательных двоично-десятичных кодов в двоичные (2).

Однако, использование последовательного сумматора ведет к увеличению времени преобразования.

Наиболее близким техническим решением к предлагаемому, испольэуюыим общий принцип преобразования, является преобразователь двоично-десятичного кода в последовательный

744548 двоичный код, содержащий регистр входного кода, триггер знака, распре- делитель импульсов, сумматор, регистр сумматора, дополнительный регистр, логические элементы И или ИЛИ и формиРователь поразрядных эквивалентов, информационные входы которого соединены с выходами регистра входного кода, а выходы — с первой группой входов сумматора. Выходы сумматора соединены входами регистра сумматора, выходы которого подключены к входам дополнительного регистра, выходы его соединены со второй группой входов сумматора. Управляемая группа входов Формирователя подключена к выходам распределителя импульсов (31. 15

Недостаток преобразователя заключается в том, что он осуществляет только преобразование двоично-деся тичных положительных и отрицательных кодов в двоичные. 20

Цель изобретения — расширение функциональных возможностей преобразователя за счет преобразования положительных и отрицательных двоичнодесятичных в двоичные и двоичных в двоично-десятичные коды.

Укаэанная цель достигается тем, что преобразователь кодов содержит регистр входного кода со знаковым: разрядом, распределитель импульсов, сумматор, регистр и формирователь поразрядных эквивалентов, информационные входы которого соединены с выходами. регистра входного кода, а выходы соединены с первой группой входов сумматора, вторая группа входов которого соединена с выходами регистра, управляющие входы формирователя и регистра подключены к выходам распределителя импульсов первый регистр сдвига сумматора, 40 второй регистр сдвига сумматора, дополнительный регистр, блок коррекции по переполнению и шифратор корректирующего кода, входы которого соеди нены с выходами регистра, а выходы подключены к первой группе входов сумматора, входы второго регистра сдвига сумматора и четыре входа младших разрядов первого регистра сдвига сумматора соединены с соответствующими выходами сумматора, выход переноса со старшего разряда сумматора подклю-ен ко входу старшего разряда первого регистра сдвига сумматора, последовательный вход второго регистра сдвига сумматора соединен с выходом младшего разряда первого регистра сдвига сумматора, выходы первого регистра сдвига сумматора соединены со входами регистра, выходы второго регистра сдвига сумматора соединены со входами дополнительного регистра, выходы которого подключены ко второй группе входов сумматора, выходы трех старших разрядов дополнительного регистра соединены с первым, вторым и третьим входом блока коррекции по переполнению, четвертый вход которого подключен к выходу старшего,разряда первого регистра сдвига сумматора, а выходы блока коррекции по переполнению подключены к первой группе входо сумматора, дополнительный выход блока коррекции по переполнению подключен к дополнительному входу сумматора, управляющие входы шифратора корректирующего кода, блока коррекции по переполнению, регистров сдвига сумматора и дополнительного регистра соединены с выходами распределителя импульсов.

На чертеже приведена блок-схема преобразователя. .Преобразователь кодов содержит сумматор 1,формирователь 2 поразрядных эквивалентов, регистр 3 входного кода, распределитель 4 импульсов, первый регистр 5 сдвига сумматора, второй регистр б сдвига сумматора, дополнительный регистр 7, блок 8 коррекции по переполнению, шифратор 9 корректирующего кода и регистр 10.

В табл. 1 приведены двоично-десятичные эквиваленты двоичных чисел.

744548

У Ф 6

Таблица l

Разряды двоична-десятичного кода

9р

7р

lр

CO о а- е,/ с/ь/М с4

ГАВ

Двоично-деся1 тичныи код. о»/

Ore40JCJ еазом -мл мъ4а, о «и с оас/ с./

0- юЮ

C4 Q p б. о б

1

1 1

11.

111

1 1

1 l

11

ll

1

111

1 1

11

ll

ll 1

ll 1.

11 1 1

2 дана работа блока корВ табл. рекции по переполнению.

Т а б л и ц а 2

О О, О О

l О О 0

О О О 1

О О 1

О О 1 О

1 О 1 1

0 О 1 1

l 1 О О

О 1 О О

О О О

0 1 l

О 0 1

l, О О

0 l О

О О О.

О 1, 1

О О 1

1 О О

П

О

О

О

О

О

О

О

О 0

0 1

1 О

0

0 О

0 О

О О

О 0

О О

1 1

1 1

1 . 1

1 1

l 1

1 0

1 О

О 1

1 О

1 ., 1

О О

О 1

1

0

О

О

О

О

1 О

1 1

Запрещенные комбинации

1 0 0

1 О 1

1 1 О

Запрещенные комбинации

1 . 1

О

О

О

О

О

О

О

О

1

1

1

1 т

2

4

6

7 д 8 о

10 а 12

13 х

М

15 ж 16

0 17

5 18 ю 19

20 21 к 22

/ 23 ф24

Д 26

27

28

29

1 г

8

16

32 .64

128

256

512

1024

2048

4096

8192

16384

32768

655 36

131072

262144

524288

1048576

2097152

4194304

838860 8

16777216

33554432

67108864

134217728

2684 35 456

5 36 870912

1

1

11 1 1 11

1 11

11 1 1

1 1

1 1

1 1

11 1 1

1 1 1

1 1

1 11

11 11

111

1 1

1 I

11

1 1

1

11 1

1 11

1 11

1 1

11 11

1 1

1

1

11 1

1 ll

1 1 11

1 ll l 1 11 1

1 1 l 1

1 1 1

111 1 1 1

1 1 1 1

1 .1 11 1

111 111 111 11

1 1 l 1 1. )l

1 l 111

111 1 1 1

1 1 11 "1 1

111 1 l l

В табл, 3 представлена работа жиФратора корректируюыего кода., :Таблйца3

« i

О О О

О О О

О О 1

О О 1

О 1 0

О 1 О

О 1 1 О 1 1

1 О О

1 О О

1 О 1

1 0 1

1 1 О

) 1 О

1 1 1

1 1 l

744548

Табл, 4 иллюстрирует процесс преобраэования двоичного кода

Таблица 4

О О О 1 О О 0 О 1

3

5,6

7

9,10

11 а

О О О О 1

О О О О 1 0 О О

О 1 1 О 0 О 1 1 0

О О О О

О 0 1 1 О

О О О 1 1

О 1 О О

О 1 О О О 0 1 1 1

О О 1 1

О О 1 1 1 О 1 О О

O О О. 1 1 1 0 1 О

12 - 13=1

13,14 4=1 О О 1 0

14 8=0.

15 2=

О О 1 1

О О 1 О 1

16

17,18

18

19

21

22

23

О О О О О 0 1 0 О

0 О 1 О О

0 1 1 1 1 О О 1 О О 1 1 1 1

О О 1 1 1 1 1 1

1 О 1 О 1

О О 1 О О О 1 0.1

О 1 0 О 1 О 1 О О 1

0010О 10 Оо

О 1 О 1

О 1 О О оооа 0оаоа

00101

00010 1100

0010

0010 00100

00010 0110

:О О 1 О

13=1

О О О 1 О О О 1 1

О О О 1 О О 1 1 1

0 О О 1 1

О 0 О О 1 1 О 1 1

О 0 О 1 1 О 1 1

О О 0 1 О

О О О 1 О

1 О О О 1 1 О О 1 О О О О 1

О О 1 Л О О О 1

О О 1 1 1

1,2

5,6 б. 7

9,10

2 11

13, 14

15

17, 18

20

22

24

1=1

2=1

5=1

6=1

9=1

10=1

13=1

3=1

5=1

7=0

9=1

11=0

5=1

6=1

9=1

10=1

13=1

6=1

7=0

8-0

11=0

7=0

9 — 1

12=1

0.О1 101100111111 в двоично-десятичное число.

О О 1 О 1 1 О 1 О

О 0 О 1 О 1 1 0 1, О О 1 О 1 1 0 1

744548

1О

ОООО1 1ООО

Oо01

9=1

О О О 1 О О О 1 О

О О О 1 О

О О О О 1 О 1 О О

n0n1 oooio

ООО1

1.Î=1 п0о1о ооооl 0010

ООО1

ОООО ОООО1

ОООО1

ООООО 1ОО1 оооn 1оо ооооо ппОо0 п1оо1 ооооо 1оо1

îoîî 1nî

О1001

ООООО 1001 я

11=0

П000 ОПООП ооооо ооооо оооо оооо

00001

ООООО 1ООО

12=1 ппп1 оопо1

ОО01 О О ОО1 оооо

13=1 оооо о о о и о

О О О 0 О

o n n o o î 1 1 п

ОООО О11О

0ОООО ооnоо

nn11o ппопп о11о

ОООО. О110

l пп11п

ООООО О11О

Преобразователь кодов работает следующим образом.

Входы A разрядного сумматора 1 соединены через..шину A слагаемого с выходами формирователя 2 поразряд-. ных эквивалентов. Количество выходов формирователя 2, а, следовательно, разрядность сумматора зависит только от разрядности преобразуемого кода, но не от его вида. Входы формирователя 2 .соединены с одной стороны с выходами регис-ра 3 входного кода, а з

5,6

7

9,10

1О

11

12

13,14

14

16

17,18

18

21

22

23

1,2

3

5,6

7

9,10

1О

11

12

1З,14

l4

-15

16

17, 18

18

21

22

23

О О О О 1

О О О О О 1 1 О О оооо с другой — с выходами распределителя

4 импульсов, количество выходов которого

N--РЦ+ 24 Т;, где РЦ вЂ” количество циклов, равное

60 количеству разрядов преобразованного кода;

247- количество тактов в каждом цикле при преобразовании двоичного кода в двончно65 десятичный код. 744548

Бйход каждого разряда сумматора с

"учеТбм Переноса сб старшего разряда соединена с входом соответствуюшего разряда сдвигаюшего регистра 5 сумматора, четыре младших разряда его соединены с соответствующими разрядами четырехразрядного сдвигаюшего регистра б сумматора. Выход младшего разряда первого регистра 5 сумматора соединен с последовательным входом второго регистра б сдвига.

Выходы регистра 6 подключены к соответствуюшим входам дополнительного регистра 7, выходы трех старших разрядов которого соедйнены с входа- ми блока коррекции по переполнению

8> Выходы Ьо, c, d схемы 8 через шину A слагаемого соединены с входами A, A u A сумматора 1. Выходы

P блока коррекции по переполнейию соединены с входом Р сумматора 1, Все выходы первого регистра сдвига 5, эа-исключением старшего разряда, соединены с входами регистра 10, старший разряд его подключен к четвертому входу блока 8. Выходы регистра

10 подключены к входам шифратора корректируюшего кода 9, а выходы слагаемого соединены с соответствующими входами сумматора 1.

В то же время выходы а Ь i с„, ао регистра 7 и выходы a«b«с, 1< регистра 10, через шину слагаемого

Р, соединены с входами В, Q, В,. Въ сумматора. Управляюшие входы регистров 5, б, 7, 10, схемы 8, а также шифратОра 9 соединены с выходами распределителя 4.

Работа предлагаемого преобразователя описана для случая преобразования двоичного кода в двоично-десятичный код.

По команде Вид преобразования на вход распределителя 4 поступает входная частота (йб„ ), c помошью которой распределитель 4 вырабатывает количество циклов, равное разрядности йреобразованного двоична-десятичного кода и в каждом цикле по 24 так. товых импульса, а также устанавливаются s нулевое состояние регистры

5, б, 7 и 10,. Во время 1-го и 2-го тактовых импульсов первого цикла распределителя импульсов опрашивается двоичный разряд регистра 3 с ве= сом 2 формирователем 2. Одновременно выходы формирователя подключаются через шины слагаемого,р, на входы A сумматора 1, на входы В, через шины слагаемого 8, подключаются выходы регистра 10 и .на дополнительный вход

Р его подключается дополнительный выход Р блока 8. Таким образом, на выходе формирОвателя образуется дво-, ичный 4-х разрядный код (слагаемое

А ) для случая преобразования 30-ти разрядного двоичного кода, равный значению разряда с sdcoM 2", Формирователь выполняет функцию преобразования одновесовых единиц опрашиваемых разрядов в двоичный 4-х разрядный код. Если опрашиваемый разряд с весом 20 равен единице, то на выходе формирователя будет двоичный код, равный 0001. Слагаемое В равно ОООО, так как регистр 10 установлен в нулевое состояние.

На дополнительном входе Р сумматора 1 также будет 0, так как старший разряд регистра 5, подключае- . мый ко входу Р„сумматора 1-2т распределителя импульсов через блок коррекции по переполнению 8 равен 0 .

Работа блока 8 поясняется таблицей истинности (табл. 2) . Следовательйо, на выходе сумматора 1 будет код 00001.

Вторым тактовым импульсом (2Т), четыре младших разряда сумматора записы2О ваются на первый регистр сдвига 5, третьим тактовым импульсом (ЗТ) производится одновременный сдвиг содержимого первого и второго регистров сдвига 5 и б на один разряд вправо.

25 Таким образом, первый регистр сдвига

5 окажется в нулевом состоянии, а единица млашаего разряда перейдет в старший разряд второго регистра б сдвига. Четвертым тактом (4Т) нулевое

ЯЦ состояние 4-х младших разрядов регистра 5 переписываются в регистр 10.

Во время 5 и б-го тактов опрашнваются двоичные разряды .регистра 3 с весами

2", 24, 25, 28 19 2 2Я 2Ю

2 211 224 225 2Ю 229 т ..е. в соответствии с табл. 1. Одновременно, выходы формирователя под ключаются через шины слагаемого А на первую группу входов сумматора, на вторую группу входов поданы выходы регистра 10, как и пои опросе разряда регисгра 3 с весом 2 . Если . предположить, что все эти разряды равны единицам, то на выходе формирователя будет код llll, т.е.

15 единиц выраженных двоичным кодом.

Шестым тактовым импульсом содержимое сумматора переписывается в первый регисгр 5 сдвига. Седьмым производится сдвиг содержимого регистров 5 @ и б, т.е. содержимое регистра 5 равно 11100, а регистра б — 0011. Восьмым тактом содержимое 4-х младших . разрядов регистра 5 переписывается в регистр 10. Следовательно, содер55 жимое регистра 10 равно 1110. Во время 9 и 10-го тактовых импульсов опрашиваются разряды в столбце с 2 первого разряда табл,1., Производится сложение содержимого регистра 10

6О и выхода формирователя. Результат записывается на регистр 5. Одиннадцатым тактом производится сдвиг регистров 5 и б, двенадцатым — запись . на регистр Ц) ° 13-14Ò опрашивается

65 столбец d 2 первого разряда и про.

13

744548

Формула изобретения

Преобразователь кодов, содержащий регистр входного кода со знаковым разрядом, распределитель импульсов, сумматор, регистр и формирователь поразрядных эквивалентов, инФормационные входы которого соединены с выходами регистра входного кода, а выходы соединены с первой группой входов сумматора, вторая группа входов которого соединена с выходами регистра, управляющие входы формирователя и регистра подключены к выходам распределителя импульсов, отличающийся тем, что, с изводится сложение содержимого регистра 10 с выходами формирователя, Четырнадцатым тактом записывается результат сложения на регистр 5.

Пятнадцатым тактом производится сдвиг регистров 5 и б, Шестнадцатым производится запись содержимого регистров 5 и б на регистры 10 и 7.

Таким образом, по шестнадцатому тактовому импульсу на регистрах 7 и 10 имеем информацию о количестве единиц в преобразуемом числе, выраженное двоичным кодом, величина которой для 30-ти разрядного двоичного кода не превышает 143. Теперь остается выделить из общего количества единиц количество единиц, ныраженное в двоично-десятичном коде. Эта операция выполняется следующим образом. Шифратор корректирующего кода

9 вырабатывает три старших разряда корректирующего кода а, b",с" и 20 три младших разряда b„, co do Работа шифратора 9 поясйяется таблицей интенсивности (табл. 3) . Входы шифратора постоянно подключены к выходам регистра 10. Во время 17 и 18-го 25 тактов выходы старших разрядов корректирующего кода, через шины слагаемого

М подаются соответственно на входы

A, A< и А2 сумматора, на входы 6 попрежнему поданы выходы регистра 10, щ0

Происходит сложение 4-х старших разрядов двоичного кода количества единиц со старшими разрядами корректирующего кода. В это же время на вход Рр сумматора подается сигнал переполнения с выхода Рр блока 8, если содержимое регистра 7 больше или равно 10-ти.

Результат сложения, который не превышает 140 единиц, т.е. выход Р сум матора равен 0, записывается восемнадцатым тактом на,регистр 5, после которого выходы регистра 10 отключаются от шин слагаемого Ь

На время 19-23-го тактов подключаются выходы регистра 7 через шины слагаемого Ь на входы В сумматора. 45

На время 19-20-ro тактов, через шины слагаемогоЯ,, на входы Ар А, и А сумматора подаются соответстненно млад= шие разряды корректирующего кода шифратора 9. Происходит сложение содер- 50 жимого регистра 7 с младшими разрядами корректирующего кода. Информация четырех младших разрядов сумматора двадцатым тактом записывается на регистр б, а выход Р> сумматора записы- 55 вается в старший разряд регистра 5.

Двадцать первым тактом содержимое регистров 5 и б переписывается на регистры 10 и 7. Эта информация íà регистре 10 используется в следующем Ц) цикле, а информация йа регистре 7 подвергается окончательной корректировке, т.е. происходит сложение содержимого регистра 7 с выходом схемы

8. Для чего, на время 22"23-го тактов у подаются выходы b, с, da блока

8 через шины слагаемого А соответственно на входы А,, А и А сумматора.

Сумма, записывается 23 тактом на регистр б. Выход Р> сумматора записывается в старший разряд регистра 5 этим же тактом в случае, если в это время он находится н единичном состоя. нии. Двадцать четвертым тактом содержимое регистра б переписынается на регистр 7, Эта информация представляет собой дноично-десятичный код тетрады единиц °

Последующие разряды вырабатываются аналогично, только бпрашинаемые разряды регистра 3 соответствуют табл. 1.

Преобразование дополнительного двоичного кода производится аналогично прямому, за исключением того, что на нход формирователя 3 подается инверсный код преобразуемого числа и знак опрашивается во время 1-2Т первого цикла ° Для пояснения работы преобразователя в режиме преобразования двоичного кода в двоично-десятичный рассмотрим пример преобразования двоичного кода 0.01101100111111 (табл. 4) .

Положительный эффект предлагаемого изобретения заключается в расширении функциональных возможностей, т.е. в возможности на одном устройстве преобразовывать как двоичные коды в двоично-десятичные, так и двоично-десятичнйе в дноичные во всей области представления действительных чисел.

Оборудование и потребляемая мощность сократятся при этом примерно вдвое, что влечет к повышению надежности устройства. Время преобразования двоичного кода в двоичнодесятичный сократится в 20 раз.

Предлагаемый преобразователь кодов ныполняет операцию преобразования

30-ти разрядного двоичного кода в двоично-десятичный за 50 мкс, .а 9-ти разрядный двоично-десятичный код в двоичный эа 25 мкс при частоте задающего генератора 5 мГц.

15 7445.48 16 целью расширения функцйональных нбзмэжностей за счет выполнения преоб = ЙЙГ63йГййя" двоичного-кода в двоичйодесятичнЫй и "двоично-"десятичного кода в двоичный во всей области представления действительных чисел, он содержит первый регистр сдвига сум-, матора, второй регистр сдвига сумматора, дополнительный регистр, блок коррекции по переполнению и шифратор корректирукйего кода," -akogha которого соедийены с выходами регистра, а выхо дч подключены к первой группе входов сумматора, входы второго регистра

"сдвига сумматора и четыре входа млад6й х разрядов первого регистра сдвига)

"с7 жатора соединены с соответствую-, Ними выходами сумматора, выход ref,jноса со старшего разряда сумматорй йддключен ко входу старшего разряда первого регистра сдвига. сумматора, последовательный вход второго регистра сдвига сумматора соединен с выхо- дом младшего разряда первого регист ра сдвига сумматора, выходы первого регистра сдвига сумматора соединены со входами регистра„ выходы второго рЕгйстра сдвига сумматора соединены со входами дополнительного регистра,. выход которого подключен ко второй: группе входов сумматора, выходы трех старших разрядов дополнительного регистра соединены с первым, вторым и третьим входом блока коррекции по переполнению, четвертый вход которого подключен к выходу старшего разряда первого регистра сдвига сумматора, а выходы блока коррекции по переполнению подключены к первой группе< входов сумматора, дополнительный выход блока коррекции по переполнению подключен к дополнительному входу сумматора, управлявшие входы шифратора корректирук<шего кода, блока коррекции по переполнению, регистров сдвига сумматора и дополнительного регистра, соединены с выходами распределителя импульсов.

Источники информации, N принятые во внимание при экспертиза

1, Авторское свидетельство АЗССР

Р 22 8334, кл., G 06 F 5/02, 1968.

2 . Авторское свидетельство ССС<»

9 543934, кл. G 06 F 5/02, 1974.

25 3. Авторское свидетель"тво CC< T по заявке Ф 2136416,кл.G 06 F 5/02, 1977 (прототип).

744548 с .

Составитель В.Субботий

Редактор A.Äîëèíè÷ Техред О, Андрейко Корректор Г.Решетник

Заказ 3792/11 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г,ужгород, ул.Проектная,4