Устройство для функционального преобразования числа импульсов в цифровой код
Союз Советских
Социалистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii>744596 (61) Дополнительное к авт. сеид-ву (51) . Кл.2 (22) Заявлено 050777 .(21) 2504056118-24
G 06 F 15/34 с присоедименйем заявки Ио
Государственный комитет ссср ио делам изобретений и открытий (23) Приоритет
Опубликовано 30.06.80. Бюллетень 1 1о 2 4 (53) УДК681. 325 (088,8) Дата опубликования описания 3006.80
Р ° A. Воробельу Т. Г. Галамай
В. Б. Дудыкевич и И. И. Уланова (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ
ЧИСЛА ИМПУЛЬСОВ В ЦИФРОВОЙ КОД
Изобретение относится к цифровой вычислительной технике и может быть использовано в число-импульсных вычислительных блоках, специализированных цифровых вычислительных машинах и в аналого-цифровых преобразователях °
Известно устройство для функционального преобразования, содержащее счетчик текущего значения функции, дешифратор пороговых значений функции, счетчик номера порога, дешифратор номера поро1"а, группу вентилей, блок памяти коэффициентов деления, .управляемый делитель частоты, допол- 15 нительную группу вентилей и линии задержки (1), Недостатком известного устройства является низкая точность преобразования и его сложность. 20
Наиболее близким техническим решением к данному изобретению является устройство для функционального преобразования числа импульсов, содержащее делитель частоты, две группы 25 элементов И, счетчик текущего значения функции, выходы которого .соединены со входами "дешифратора пороговых значений функции, выход которого соединен со входом счетчика номера 30 порога, выходы которого соединены со входами дешифратора номера порога, первый и второй выходы которого соединены соответственно со входами первого и второго блоков памяти коэффициентов деления (2 J .
Однако такое устройство обладает недостаточной точностью преобразования и аппаратурной сложностью.
Целью изобретения является упрощение устройсва и повышение точности работы преобразователя.
Это достигается тем, что предлагаемое устройство дополнительно содержит два элемента ИЛИ и блок алгебраического суммирования, первый вход которого является входом устройства, а выход соединен со входом делителя частоты, разрядные выходы которого соединены с сигнальными входами элементов И первой и второй групп, выходы которых через первый и второй элементы ИЛИ соответственно соединены со вторым входом блока алгебраического сложения и входом счетчика текущего значения функции, управляющий и сигнальный входы первого и второго элементов ИЛИ соединены соответственно с управляющими выходами первого и второго блоков памяти коэффи74459б
20
ЗО
Формула изобретения
50 циентов деления и первым и вторым сигнальными выходами делителя частоты, разрядные выходы первого и второго блоков памяти коэффициентов деления соединены соответственно со вторыми входами элементов ИЛИ первой и второй групп.
На чертеже показана блок-схема предлагаемого устройства
6но содержит. счетчик 1 текущего значения функции, дешифратор 2 порогового значения функции, счетчик 3 номера порога, дешифратор 4 номера порога, блоки 5 и б памяти коэффициентов деления, группы 7 и 8 эле- ментов И, делитель 9 частоты, блок
10 алгебраического суммирования, элементы ИЛИ 11 и 12, Устройство работает следующим образом.
В исходном состоянии триггеры делителя 9 частоты и счетчика 1 находятся в нулевом состоянии, а в блоках 5 и б памяти записаны текущие значения коэффициентов и М„ деления соответственно.
На вход устройства поступает серия импульсов от преобразователя временной интервал — число импульсов . Импульсы частоты г поступают на первый вход блока 10 алгебраического суммирования, на второй вход которого поступают импульсы частоты
F Р4 = Роt Р4- F . (1) Делитель 9 частоты с группой элементов И 7 и элементов ИЛИ 11 представляет собой двоичный умножитель частоты, управляемый кодом с выхода блока б памяти коэффициентов деления. Поэтому средняя частота на выходе элемента ИЛИ 11 определяется выражением . „ л N< (п (2) где N < — з,начение кода коэффициента деления на выходе блока б; N ;.2 — коэффициент деления делителя 9 частоты; n — количество двоичных разрядов делителя 9 частоты. Подставив (2) в (1) и определив „получим р ц (3) Делитель 9 частоты с группой эле55 ментов И 8 и элементом ИЛИ 12 представляет собой двоичный умножитель частоты, управляемый кодом с выхода блока 5 памяти коэффициентов деления. Поэтдму средняя частота на выходе 60 элемента ИЛИ 12 определяется выражением F1 Nà. с N у ъ (4) где и — значение кода коэффициента 1 деления на выходе блока 5. б5 Поставив (3) в (4) получим (5) откуда д о ц F< = Го /Котищ, (б ) где Импульсы частоты F4 поступают на вход счетчика 1 текущего значения функции, осуществляющей кусочнолинейную аппроксимацию исходной Функции. В момент достижения функцией первого порогового значения в счетчике 1 текущего значения функции сигнал управления поступает через дешифратор 2 порогового значения Функции и счетчик 3 номера порога, предназначенный для счета количества участков аппроксимации, в дешифратор 4 номера порога, который при данном номере порога (участка аппроксимации), зафиксированного счет.— чиком 3, выбирает необходимые значения коэффициентов 1 и N, заносит их в блоки памяти б и 5 соответственно, переводя устройство для Функционального преобразования числа импульсов в цифровой код на новый участок характеристики. Таким образом в счетчике 1, который является выходом устройства, формируется цифровой код исходной функции в результате его кусочно-линейной аппроксимации. Устройство обладает простотой реализации и повышенной точностью, благодаря возможности получения значительно большего количества дробных значений общего коэффициента деления (7)„ чем в прототипе. Устройство для функционального преобразования числа импульсов в цифровой код, содержащее делитель частоты, две группы элементов И, счетчик текущего значения функции, выходы которого соединены со входами дешифратора пороговых значений функции, выход .которого соединен со входом счетчика номера порога, выходы которого соединены со входами дешифратора номера порога, первый и второй выходы которого соединены соответственно со вхо- . дами первого и второго блоков памяти коэффициентов деления, о т л и ч а ющ е е с я тем, что, с целью упрощения и повышения точности работы преобразователя, он содержит два элемента ИЛИ и блок алгебраического суммирования, первый вход которого является входом устройства, а выход соединен со входом делителя частоты, разрядные выходы которого соединены с первыми входами элементов И первой и второй групп, выходы которых через первый и второй элементы ИЛИ соответственно соединены со вторым входом блока алгебраического сложе744596 Составитель И.Хазова Редактор Т, Горячева Техред А. Щепанская Корректор М.Кость Заказ 3663/4 . Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП Патент, r.Óæãoðoä, ул.Проектная,4 ния и входом счетчика текущего значе ния функции, управляющий и сигналь-. ный входы первого и второго элементов ИЛИ соединены соответственно с управляющими выходами первого и второго блоков памяти коэффициентов деления и первым и вторым сигнальными выходами делителя частоты, разрядные выходы первого и второго блоков памяти коэффициентов деления соедииены соответственно со вторыми входами элементов ИЛИ первой и второй групп, Источники информации, принятые во внимание при экспертизе 1, Авторское свидетельство СССР 9 247642, кл. 42 м 3/00, 1968, 2. Авторское свидетельство СССР 9 248349, кл. 42 мз 3/00, 1968.
