Запоминающий элемент

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Соцкапистическмх

Респубики (ti) 746726.(6! ) Дополнительное к авт. свид-ву (22) Заявлено 10.04,78 (2l )260252g/18-24 с присоелиненкем заявки ¹ (23) П риоритет

Опубликрвано07.07.80. Бюллетень № 25

Дата опубликования описания 10.07.80 (51 ) М. Кл.

G 11 С 11/40

Гесударстеанный комитет

СССР до денем изобретений и открытий (53) УДК 681.327..66(088.8)

Е. Б. Механцев, P. С. Кильметов и А. И. Сухоруков (72) Авторы изобретения (71) Заявитель Таганрогский радиотехнический институт им. В. Д, Калмыкова (54) ЗАПОМИНАЮШИЙ ЭЛЕМЕНТ!

Изобретение относится к вычислительной технике и предназначено для использования в монолитных интегральных запоминающих устройствах различного назначения.

Известен запоминающий элемент на взаимодополняющих МДП-транзисторах статического типа для интегральных запоминающих устройств, содержащий два интегратора, объединенных перекрестны-. ми связями, представляю дик собственно триггер и схему управления, состоящую из четырех дополнительных транзисторов (11

Недостаток этого запоминающего эле мента - большое количество шин (две шины питания и три информационные) и сложная схема управления. При реализации такого запоминающего элемента в интегральном испопнении увеличивается занимаемая площадь на кристалле honynpoводника и снижается надежность работы.

Известны еще четыре типа запоминающих элементов на вэаимодополняющих2

MPH-транзисторах, содержащих собственно триггер и схему управления. Они отличаются друг от друга количеством транзисторов в схеме управления и количеством управляюцжх шин (2j

Однако даже наиболее простой иэ этих элементов, состоящий из триггера и одного транзистора управления, содержит две шины питания и две информационные (управляющие) шины.

Наиболее близким к предлагаемому является.запоминаюший элемент статического типа на взаимодополняющих Mlle-транзисторах, который содержит два инвертора

15 на взаимодополняющих МДП-транзисторах, объединенных перекрестными связями, и дополнительный управляющий МДП-транзистор, сток которого соединен со средней точкой одного иэ инверторов, а исток и затвор подключены, соответственно, к разрядной и адресной шинам. Б режиме хранения информации на затворе управляк щего транзистора поддерживается положительный потеНциал, который закрывает

3 7467 транзистор. При записи информации на адресную шину подается импульс отрицательной, а йа разрядную — положительной полярности при записи кода "1 или нулевой при записи кода "0 . Считывание информации

5 осуществляется подачей импульса отрицательной полярности в адресную шину. Величина считывающего импульса выбирается . из условия неразрушаюшего считывания (О ч =О, 5-1, 5 В) . Этот запоминающий элемент потребляет очень малую мощность при хранении информации (единицы микроватт) и имеет достаточно высокое быстродействи е g3)

Недостатки этого элемента заключаются в том, что он имеет большое количество шин (две шины питания, адресную и разрядную шины) и сложен в управлении, поскольку для его нормальной работы требуется подавать сигналы управления, сов- 20 падающие во времени в адресной и разрядной шинах, одновременно от двух фор-. мирующих устройств. При создании функциональных запоминающих узлов большой емкости в интегральном исполнении на та- 25 ккх элементах увеличивается занимаемая плон;адь на кристалле и паразитные емко- сти, снижается быстродействие и надежность.

Цель изобретения — упрощение запоминающего элемента и повышение его быстродействия за счет уменьшения паразитных емкостей.

Поставленная цель достигается тем, что в запоминающий элемент, содержащий два инвертора, включенных по триггерной схеме и выполненных на МДП-транзисторах, шины управления и шины питания, введен stIBMBHT с нелинейной характеристикой, например стаоилитрон, анод стабили- 40 тройа подключен к столу второго МДПтранзистора, второго инвертора, исток которого соединен с катодом стабилитрона, а шины управления соедйнены с шинами питания. 45

На чертеже цредставлена электрическая схема запоминающего элемента.

Запоминающий элемент состоит из двух инверторов, первый из которых выполнен на МИП-транзисторах 1,2, второй — на

МДП-транзисторах 3,4, элемента с напинейчой характеристикой, например стабилитрона 5, шин 6, 7 питания.

Транзисторы в инверторах выбирают таким образом, что отношение произведения суммарной проводимости транзистора

4 и шунтируюшего его стабилитрона 5 на провб) имость транзистора 1 противополо26 4 жного типа в соседнем инверторе к произведению проводимостей двух других транзисторов 2 и 3, меньше единицы при напряжении равном или меньше напряжения хранения, е при напряжении равном или большем напряжения записи это отношение больше единицы.

Запоминающий элемент работает следующим образом.

B режиме хранения информации на шине 6 поддерживается положительный потенциал U ð,, величина которого больше порогового напряжения каждого из транзисторов 1,2,3,4 и меньше напряжения открывания стабилитрона 5. Если в запоминающем элементе хранится код 1, то этому соответствует низкий потенциал на выходе первого кнвертора (сток транзистора 1) и высокий — на выходе второго (сток транзистора 4). При записи кода

«О в шину 6 подается положительный импульс, величина которого превышает напряжение открывания стабилитрона.,То да стабилитрон открывается и шунтирует транзистор 4. При этом напряжение на выходе второго инвертора уменьшается и триггер переходит во второе устойчивое состояние, т.е. устанавливается низкий потенциал на выходе второго инвертора и высокий — на выходе первого. При снятии импульса триггер сохраняет это состояние.

Для записи кода "1 в шину 6 подается импульс отрицательной полярности, величина которого уменьшается от 0<рщ,до О,при этом триггер перебрасывается в состояние "1" за счет того, что отношение произведения суммарной проводимости транзистора 4 и шунтируюшего его стабилитрона 5 на проводимость транзистора 1 к произведению проводимостей двух других транзисторов 2 и 3 меньше единицы.

Считывание информации осуществляется подачей импульса. положительной полярности в шину 6, амплитуда которого выбирается из условия неразрушаюшего считыва- ния (Uz 0,7 Uxpap,), при этом в шине течет большой информационный ток, если в триггере хранится код 1", а малыйесли в триггере код 0".

Таким образом, использование в запоминающем элементе с нелинейной характеристикой стабилитрона позволяет сократить общее количество информационных шин до минимального (две шины, включая шины источника питания), упростить управление запоминающим элементом и получить положит епьный технико-экономический эффект.

ВТОроа инФейгор

Изми и H geprop

Упр

А

Составитель А. Воронин

Редактор Л. Алексеенко Техред Л. Теспюк Корректор H. Степ

Заказ 41 12-22 Тираж 662 Подписное

ЫНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная; 4

5 7467

Лабораторные испытания модели запоминающего элемента на промышленных интегральных схемах показали, устойчивую работу в широком интервале измерения входных сигналов. Статические и, динамяе- ские параметры запоминающего элемента определялись типом используемых микро-схем, а кх конкретная величина лежала в тех пределах, которые оговаривались в

ТУ на микросхемы. !О

Использование таких запоминающих элементов при построении интегральных функциональных узлов достаточно большой емкости позволит уменьшить занимаемую плошадь на кристалле в 2,5-3 раза, сни- д зить паразитные емкости и уменьшить удельную потребляемую мощность.

Формула изобретения gp

Запоминающий элемент, содержащий два инвертора, включенных по триггерной схеме и выполненных на МДП-транзисторах, 26 6 шины управления и шины питания, о т л ич а ю шийся тем,что,с целью упрощения запоминающего элемента и повыше- ния его быстродействия за счет уменьшения паразитных емкостей, в него введен элемейт" с нелинейной характеристикой, например стабилитрон, анод стабилитрона подключен к стоку второго МДП транзистора, второго инвертора, исток которого соединен с катодом стабилитрона, а шины управления соединены с шинами питания.

Источники информации,, принятые во внимание при экспертизе

1, Микроэлектроника. Сборник под ред. Ф. В. Лукина, вып. 3, Советское радио", 1969, с. 210-233. 2. Микроэлектроника . Сб орник под ред. Ф. В. Лукина, вып. 5, Советское радио, 1972, с. 128-149.

3. Брошюра - Шебанин В. В. и др.

Интегральные функциональные узлы для запоминающих устройств. Серия 3neменты ГЭА", "Советское радио, M., 1976 (прототип).