Арифметико-логическое устройство связного процессора

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистическик

Республик

<1765808

S ,,б -: .г

- = - « (61) Дополнительное к авт. свид-ву(22) Заявлено 04, 10. 78 (21) 2670049/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Опубликовано 230980 Бюллетень № 35 (51)М. Кл 3

G 06 F 15/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК681. 325 (088. 8) Дата опубликования описания 25,09.80 (72) Авторы изобретения

Л.A. Александрова, A.Ï. Королев, A.B. Осипов и С. Н. Федоров

ВЙТБ

) (71) Заявитель

ФЙИВ11сЛВ I (54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО СВЯЗНОГО

ПРОЦЕССОРА

ТИПЧ

Изобретение относится к вычислительной технике, а более конкретно к арифметическим устройствам связных процессоров.

Известны арифметические устройства, содержащие входные регистры, выходной регистр, блок адресуемых регистров, схемы, выполняющие логические и арифметические операции Яи $2(.

Этим устройствам свойственна низкая скорость обработки информации при использовании их в связном процессоре.

Наиболее близким к изобретению по технической сущности является арифметическое устройство для чисел с переменной длиной,- содержащее вход-20 ные регистры, двоичный сумматор, логические схемы, маску, вентильные схемы, схемы управления вводом и выводом информации, переносом и зае-. мом,шины данных, шины управления, 25 выходной коммутатор (3)

Одной из основных задач,выполняемых связным процессором, является реализация кодозащиты информации,наиболее распространенными методами кото- 30 рой являются контроль по четности и использование кодов,Хэмминга.

В случае использования метода контроля по четности при приеме с линии связи информации (символа) необходимо производить анализ тождества mod 2(Ск) 9 БЧСк + ТИПЧ = 0 (1) где mod 2(Ск) — сумма по модулю два разрядов информации

Ск (к-го символа), принятой с линиит

БЧС

К

- контрольный бит четности этой информаЪ ции, — тип четности, принятой на данной линии (четность или нечетность).

Если тождество не выполняется, то информация принята с искажениями.

При передаче в линию информации (символа) необходимо сформировать для нее контрольный бит в соответствии с заданным ТИПЧ.

В случае использования кодозащиты по методу ХэмМинга необходимо для передаваемого (принимаемого) информационного массива сформироэать определенный контрольный код, каждый разряд которого есть сумма по модулю

765808!

О (Х) к - КО+ nlo Z(C л М ) °

=о-:и

К=О â€” l

1 где Б — значение < -ro бита конк трольного кода после обработки (к+1)-ro символа;

Б — значение -ro бита контК рольного кода после обработки к-го символа;

С к, — (к+1) символ;

М вЂ” маска (к+1) -ro символа к4. 1 для s -го разряда контрольного кода;

Nwl — число разрядов контрольного кода; 25 количество символов в массиве (Б =0).

Применение данного устройства повлечет за собой программную реализацию этих методов кодозащиты с исполь- g0 зованием большого количества логических операций выделения разрядов и сложения их по модулю два, что приведет к существенному снижению производительности связного процессора, т.е. уменьшению количества обрабатываемых символов в .единицу времени.

Целью изобретения является повышение быстродействия связного процессбра.

Достигается это тем, что в ариф- . метико-логическое устройство связного процессора, содержащее входной коммутатор, первый информационный вход которого является первым входом устройства, два регистра операндов, вход первого из которых соединен с выходом входного коммутатора, вход второго является вторым входом .устройства,,а выходы регистров операндов соединены соответственно с первыми и вторыми входами сумматоравычитателя, блока логического сложения, сумматора по модулю два блока логического умножения, выходы которых соединены с первь1ми четырьмя информационными входами выходного коммутатора, пятый информационный вход которого соединен с выходом второго регистра операндов, а выход выходного коммутатора является выходом результата устройства и соединен с вто- 60 рым информационным входом входного коммутатора и с входом блока анализа на нуль, выход которого является выходом признака устройства, соединен с первым входом триггера нуле20 два некоторых разрядов информационного массива. При посимвольной обработке в связном процессоре массив передается (принимается) символами, с каждым из которых проделывается подобная операция, т.е. при приеме(передаче очередного символа информа5 ционноro массива необходимо для каждого g -го бита контрольного кода проделать следующую операцию: вого результата и с входом приэнака местного устройства управления, первый информационный вход которого сое-, динен с выходом триггера переносазаема и является выходом переносазаема устройства, второи информационный вход местного устройства управления является третьим входом устройства, третий информационный вход соединен с первым выходом сумматоравычитателя, третий вход которого является четв ертым входом уст ройс тв а, а четвертый вход соединен с первым выходом управления местного устройства управления, второй выход управления которого соединен с управляющим входом триггера переноса-заема, третий выход управления соединен с управляющим входом входного коммутатора, а четвертый выход управления соединен с управляющим входом выходного коммутатора, выход триггера нулевого результата является выходом нулевого результата устройства, введены блок свертки-контроля по модулю два входных операндов, блок контроля четности, триггер четности и блок свертки по модулю два результата, причем первый и второй входы блока свертки-контроля по модулю два входных операндов соединены соответственно с выходами первого и второго регистров операндов, первый выход этого блока является выходом ошибки устройства, а второй выход соединен с первым входом блока контроля-четности,второй вход которого является пятым входом устройства, а третий вход блока контроля четности соединен с выходом триггера четности и является выходом устройства, первый вход триггера четности является шестым входом устройства, а второй вход триггера четности соединен с выходом генерации блока контроля-четности, выход контроля которого соединен с вторым входом триггера нулевого результата, вход блока свертки по модулю два результата соединен с выходом выходного коммутатора, а выход блока свертки по модулю два результата является выходом бита чет ности результата устройства и соединен с четвертым информационным входом местного устройства управления.

Данное устройство позволяет реализовать оба метода кодозащиты беэ дополнительных программных затрат, возникающих при использовании устройства-прототипа в связном процессоре, и повысить производительность процессора. Кроме того, аппаратные затраты в данном случае невелики, так как при выполнении операций (1) и (2) в значительной степени используется оборудование арифметическологического устройства-прототиlla.

765808

На фиг. 1 показана блок-схема рифметико-логического устройства

„вязного процессора на фиг,2 -блок контроля-четности; на фиг. 3 — блок местного устройства управления.

Устройство содержит регистры операндов 1 и 2, сумматор/вычитатель 3, блок 4 логическorо сложения, сумматор 5 по модулю два, блок 6 логичес" ,кого умножения, блок 7 свертки/контроля входных операндов по модулю два, контролирующий входные операнды по четности и сворачивающий второй операнд (регистр 2) по модулю два, блок

8 контроля-четности, осуществляющий контроль или генерацию четности в соответствии с тождеством (1), вход15 ной коммутатор 9, местное устройство управления 10, выходной коммутатор 11, блок 12 анализа на нуль, триггер 13 четности, содержащий бит четности символа, принятый (переда- 20 ваемый иэ) в линию связи, триггер

14 переноса/заема триггер 15 нулевого результата, блок 16 свертки ре зультата по модулю два, шины 17, 18 и 19 сигналов из центрального устройства управления процессором шины 20 и 21 сигналов иэ/в устройство сопряжения процессора с линиями связи, шину 22 сигнала признака нулевого операнда в центральное устройство управления, шину сигнала переноса/заема 23 и нулевого результата 24 в центральное устройство управления, шины 25 и 26 входных операндов, шину

27 результата, шину 28 бита четности результата, шину 29 сигнала ошибки приема входных операндов на входные регистры в устройство обработки прерываний, Блок 8 контроля четности, кроме того, содержит двоичный коммутатор 30, выбирающий в эави- 40 симости от кода на входах A,B,С один иэ восьми входов E1 + E8 на инвер« тирующий выход, элементы НЕ 31, 32 и 33, элемент 2-2И-ИЛИ-HE 34, шину

35 сигнала свертки по модулю два операнда, шину контроля 36, шину ге-. нерации 37. Местное устройство управления, кроме того, содержит элементы 38 и 39, блок 40 сигналов управления коммутаторами, входную шину

41 переноса/заема, шину 42 управления триггером переноса/заема, выходную шину 43 переноса/заема, шины

44 и 45 управления входньм и выходным коммутатором. Триггеры 13,14 и 15 являются программно доступными.

Устройство работает следующим образом. В первом такте происходит .прием. входных операндов на регистры операндов 1 и 2 по шинам 25 и

26. В случае обнаружения ошибки пффф- бО ема блоК 7 выдает сигнал ошибки 29 в устройство обработки прерываний процессора. Этот контролв- производится для всех операций, выполняемых устройством, и входные операнды

/ контролируются по постоянной "внутренней" четности процессора, отличающейся от четности на линии,где возможны различные типы четности 80 втором такте над входными операндами одновременно выполняются арифметические и логические действия и в зависимости от сигналов, поступающих по шинам 18, 22, 28, местное устройство управления 10, открывает соответствующий вход выходного коммутатора 11, Сигнал в шине 17 определяет режим работы сумматора-вычитателя 3 — сложение или вычитанйе. Блок 16 вырабатывает бит четности результата,а блок 12 сравнивает результат с нулем и по результату анаяиэа устанавливается триггер 15. Если выполняется арифметическая операция, то результат ее также отображается триггером 14. Устройство выполняет следующие операции: огерация над операндами с разрядностью меньшей или равной разрядности входных шин. Эти операции завершаются выдачей результата в выходную шину 27 с отображением его триггерами

14 и 15. Время выполнения — один такт работы устройства; операции над операндами с разрядностью большей, чем разрядность входных шин, которые выполняются последовательно над частяьж операндов, причем такт выдачи промежуточного результата совмещен по времени с приемом на входные регистры следующей части входных операндов. В случае возникновения переноса/заема в промежуточном результате (сигнал в ши-. не 41) местное устройство управления 10 по шине 42 устанавливает триггер 14, который затем участвует в последующей промежуточной операции (сигнал в шине 43). Время выполнения

-.актов показывает во сколько раз длина операнда больше длины входного регистра; операции, в которых промежуточный результат операции, полученный в + -м такте является входным операндом в (i+1)-ом такте операции. В этом случае промежуточный результат и его бит четности по шинам 27 и 28 через ,входной .коммутатор 9 .в 4 --и такте поступает на регистр операндов 1, условные операции, результат которых зависит от анализа на нуль входного операнда или результата операции. В этом случае сигнал "нуля" поступает с выхода блока 12 в местное устройство управления 10, которое управляет выходньм коммутатором 11 в последующих тактах работы (по шине

45); операция кодозащиты по методу контроля четности. При обработке символа, принятого из линии (контроль четности), данный символ поступает

765808

5 (О

20 из блока адресуемых регистров в первом такте работы устройства на регистр операндов 2 по шине 26. Во втором такте блок 7 сворачивает символ по модулю два,а блок 8 в зависимости от результата свертки(шина 35), заданного типа четности (шина 19) и значения триггера 13 (шина 21), содержащего принятый из линии бит четкости данного символа, устанавливает н соответствии с тождеством (1) триггер 15 (шина 36). Программа, анализирующая триггер 15, делает заключение о правильности приема. При обработке символа, подлежащего передаче в линию, (генерация четности) во втором такте работы блок 8 н зависимости от результата свертки символа по модулю два (шина 35) и заданного типа четности (шина 19) устанавливает триггер 13 (шина 37) значение бита четности символа, подлежащего передаче в линию. В обоих случаях но нтором такте работы содержимое регистра операндов 2, т.е.обрабатываемый символ, подается на выход устройства 27. Время выполнения и операции контроля, и операции генерации один такт работы устройства; операция кодозащиты по методу

Хэмминга.

Операция формирования одного разряда. контрольного кода выполняется н соответствии с выражением (2) следующим образом. В первом такте работы устройства на регистры операндов

1 и 2 поступают обрабатываемый символ и значение маски для данного разряда контрольного кода. Во втором такте работы устройства блок б выделяет разряды символа, которые складываются по модулю два блоком 16, и результат сложения подается в местное устройство УПравления 10 на блок

40. В том же такте на регистр операндов 2 поступает предыдущее значение накаплинаемого контрольного кода, содержащего формируемый разряд, а на регистр операндов 1 — маска, содержащая единицу в разряде, соответствующем формируемому разряду н контрольном коде. Если текущее значение формируемого разряда контрольного кода, сформированного блоком 16 (шина 28), равно О, то необходимо составить контрольный код, без изменений, и поэтому в третьем. такте блок 40 выбирает в шину результата 27 значение регистра операндов "2; В противном случае проиэнодится сложение по модулю два содержимого регистров операндов 1 и 2, т.е. на выходную шину результата

27 выбирается выход сумматора 5 по модулю два. для формирования всего контрольного кода необходимо выполнить набор подобных операций, ко- личество которых равно количеству

65 разрядов ковтрольного кода. Время выполнения операции формирования одного разряда контрольного кода равно двум тактам работы устройства.

Устройство позволяет эффективно реализовать в связном процессоре,оба метода кодозащиты. Поскольку задачи кодозащиты являются обязательными для связного процессора, то устройство позволяет существенно повысить произнодительность связного процессора, т.е. увеличить количество обрабатываемых символов в единицу времени, при небольших затратах оборудования - при выполнении операций кодозащиты в значительной мере используется оборудование устройства-. прототипа, а введение схем свертки, т.е. средств аппаратного контроля, увеличивает надежность работы устройства и н конечном итоге также понышает производительность процессора.

Формула изобретения

Арифметико-логическое устройство связного процессора, содержащее вход ной коммутатор, первый информационный вход которого янляется первым нходом устройства, дна регистра операндов, вход первого из которых соединен с выходом входного коммутатора вход нторого является нторым входом устройства, а выходы регистров операндов соединены соответственно с первыми и вторыми входами сумматоравычитателя, блока логического сложения, сумматора по модулю дна, блока логического умножения, ныходы которых соединены с первыми четырьмя

Информационными входами выходного коммутатора, пятый информационный вход которого соединен с выходом второго регистра операндов, а выход выходного коммутатора является выходом результата устройства и соединен со вторым информационным входом входного коммутатора и со входом блока анализа на нуль, выход которого является выходом признака устройства, соединен с первым входом триггера нулевого результата и с входом признака местного устройстна управления, первый информационный вход которого соединен с выходом триггера переноса-заема и является выходом переноса-заема устройства, второй информационный вход местного устройства управления является третьим входом устройства, третий информационный вход соединен с первым выходом сумматора-вычитателя, третий вход которого является четвертым входом устройства, а четвертый вход соединен с первым выходом управления местного устройства управления, вто765808 фой выход управления которого соединен с управняющим входом три..ера переноса-заема, третий выход управления соединен с управляющим входом входного коммутатора, а четвертый выход управления соединен с управляющим входом выходного коммутатора, выход триггера нулевого результата является выходом нулевого результата устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия связного процессора, в него введены блок свертки-контроля по модулю два входных операндов, блок контроля-четности, триггер четности и блок свертки по модулю два результата, причем первый и второй входы блока свертки-контроля по модулю два входных операндов соединены соответственно с выходами пер-. вого и второго регистров операндов, первый выход этого блока является выходом ошибки устройства, а второй выход соединен с первым входом блока контроля-четности, второй вход которого является пятым входом устройства, а третий вход блока контроля четности соединен с выходом триггера четности и является выходом устройства, первый вход триггера четности является шестыч входом устройства, второй вход триггера четности соединен с выходом генерации блока контроля-четности, выход контроля которого соединен с вторым входом триггера нулевого результата, вход блока свертки по модулю два результата соединен с выходом выходного коммутатора, а выход блока свертки по модулю два результата является выходом бита четности результата устройства и соединен с четвертым информационным вхо15 дом местного устройства управления.

Источники информации принятые во внимание при экспертизе

1. Авторское свидетельство СССР

2 Р 241108, кл. 6 06 Г 7/38, .1968.

2. Патент США Р 3811039, 1сл . 235-175.

3. Патент США 9 3751650, кл. 235-175 (прототип).

765808

Z7 гв фиг. 3

Заказ б 10 45 Тираж 75 Подписное

ВНИИНИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-.35 Ра ская наб.

4 5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель Г. Пономарева

Ре акто Е. Гонча Тех е Ж.Кастелеэич Ко екто M. Демчук.