Запоминающее устройство

 

(! 11769624

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Рвслублнк (61) Дополнительное к авт. свид-ву (22) Заявлено 30.11.78 (21) 2690003/18-24 с присоединением заявки № (51) М. Кл.

G 11С 11/00 (53) УДК 681.327.6 (088.8) (43) Опубликовано 07.10.80. Бюллетень № 37 (45) Дата опубликования описания 07.10,80 ло делам изобретений н открытий (72) Авторы изобретения

Г. Д. Софийский, P. В. Смирнов и Г. В. Виталиев (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Государственный комитет (23) Приоритет

Изобретение относится к области вычислительной техники.

Известно ЗУ, содержащее накопитель, шифратор и блок коррекции одиночных ошибок (1).

Наиболее близким техническим решением к изобретению является ЗУ, содержащее накопитель, соединенный через шифратор и регистр адреса соответственно с числовыми и адресными шинами, выходы накопителя через регистр информации подключены к генератору синдромов, блоку контроля четности и двухканальным переключателям, соединенным с выходными числовыми шинами, дешифратор, соединенный с первыми управляющими входами двухканальных переключателей (2).

Однако такие ЗУ недостаточно надежны.

Целью изобретения является повышение надежности ЗУ.

Поставленная цель достигается тем, что предложенное ЗУ содержит дополнительные дешифратор и двухканальные переключатели, сумматоры, генератор нулевого синдрома, две схемы сравнения, ассоциативный накопитель, элемент НЕ, четыре элемента И, два элемента ИЛИ. Выходы генератора синдромов соединены с первыми входами схем сравнения, сумматоров, дополнительных двухканальных переключателей и ассоциативного накопителя. Вторые входы первой схемы сравнения соединены с генератором нулевого синдрома, а выход — с первыми входамп первого и второго элементов

5 И. Прямой выход блока контроля четности соединен со вторым входом первого элементов И, а обратный выход — со вторым входом второго элемента И, третий вход которого соединен с первым входом третьего

1р элемента И, выходом совпадения ассоциативного накопителя и через элемент НЕ, с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И и первым входом пер15 вого элемента ИЛИ, выход которого соединен с управляющим входом дешцфратора, а второй вход — с выходом второго элемента И, управляющим входом дополнительного дешпфратора и управляющими входами

20 дополнительных двухканальных переключателей, выходы которых соединены со входамп дсшпфратора, вторые входы — с выходами сумматоров. Выходы дополнительного дешпфратора соединены со вторыми управ25 ляющими входами двухканальных переключателей. Адресные входы ассоциативного накопителя соединены с выходами регистра адреса, информационные выходы— со вторыми входами второй схемы сравне30 нпя, вторыми входами сумматоров и входа769624

10 ми дополнительного дешифратора. Выход второй схемы сравнения соединен со вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход элемента ИЛИ соединен с выходом четвертого элемента И, а выход — со входом записи ассоциативного накопителя.

На чертеже приведена структурная схема ЗУ

ЗУ содержит накопитель 1, шифратор 2, регистр адреса 3, числовые шины 4, адресные шины 5, регистр информации 6, генератор синдромов 7, блок контроля четности 8, двухканальные переключатели 9, выходные числовые шины 10, дешифратор 11, дополнительный дешифратор 12, дополнительные двухканальные переключатели 13, сумматоры 14, генератор нулевого синдрома 15, первую схему сравнения 16, вторую схему сравнения 17, ассоциативный накопитель 18, элемент НЕ 19, первый 20, второй

21 и третий 22 и четвертый 23 элементы И, первый 24 и второй 25 элементы ИЛИ.

ЗУ работает следующим образом.

Шифратор 2 преобразует безызбыточный код числа, поступающий по числовым шинам 4, в избыточный код числа, например код Хэмминга, позволяющий исправить однократные и обнаруживать двухкратные ошибки. Запись кода числа в накопитель 1 осуществляется в соответствии кодом адреса А., поступающим по адресным шинам 5 на регистр адреса 3.

Генератор синдромов 7 формирует синдром $ (t) кода числа, считанного в момент времени t пз накопителя 1. Блок контроля четности 8 осуществляет проверку кода числа по четности.

Ассоциативный накопитель 18 осуществляет запись, хранение, поиск и выдачу синдрома однократной ошибки S (t<), записанного в него при первом обнаружении в момент времени t< однократной ошибки с синдромом S (1,) в коде числа, считанном из накопителя 1 на регистр информации 6.

При считывании кода числа по адресу

А>- параллельно в накопителе 18 осуществляется поиск синдрома S (t<) с признаком

А., при обнаружении которого с выхода совпадения накопителя 18 выдается сигнал совпадения, а с информационных выходов — синдром S (t>).

Первая схема сравнения 16 осуществляет поразрядное сравнение синдрома $ (t ), с синдромом $О, формируемым генератором нулевого синдрома 15.

Прохождение синдрома S (t) через дешифратор 11 в случае обнаружения однократной ошибки разрешается сигналом, по-; ступающим через элемент ИЛИ 24 с элемента И 20 на управляющий вход дешифратора 11, и разрешается также в случае обнаружения двухкратной ошибки, при на15

65 личин в накопителе 18 синдрома $ (tg) сигналом, поступающим через элемент ИЛИ

24 с элемента И 21. Во втором случае разрешается также прохождение синдрома

S (t>) через дополнительный дешифратор

12. Во всех остальных случаях дешифраторы 11 и 12 заблокированы.

Сумматоры 14 в случае обнаружения двухкратной ошибки в считанном коде числа и наличии синдрома S (t<) в накопителе 18 осуществляют суммирование по модулю два синдрома $ (/) и $ (t<) . Синдром

$ (1), равный $ (t) Я$ (1 ), поступает далее через дополнительные двухканальные переключатели 13 на дешифратор 11, в то время как синдром S (t ) поступает на дешифратор 12. Управление режимом работы переключателей 13 осуществляется элементом И 21, который при обнаружении двухкратной ошибки формирует либо сигнал, разрешающий прохождение через переключатели 13 синдром $": (t) =$ (t)®$ (t<), либо сигнал, разрешающий прохождение синдрома $ (t) .

При обнаружении в считанном коде двухкратной ошибки и наличии в накопителе 18 синдрома S (t<) дешифраторы 11 и 12 расшифровывают соответственно синдромы

S" (/) =S(t) Q S(t;), и $(ti), и, таким образом, определяют позиции ошибок в коде числа. Исправление ошибок осуществляется путем передачи через переключатели 9 на выходные числовые шины 10 обратного кода числа в позициях, указанных дешифраторами 11 и 12, и прямого кода числа в остальных позициях.

В случае однократной ошибки ее исправление осуществляется после расшифровки дешифратором 11 синдрома однократной ошибки $ (t) . Дешифратор 12, как уже указывалось выше, при этом заблокирован.

Если однократная ошибка по адресу А. обнаружена впервые, то синдром S (t) записывается в накопитель 18, на вход записи которого поступает при этом через элемент

ИЛИ 25 и элемент И 23 соответствующий сигнал, являющийся логическим произведением сигнала однократной ошибки, проинвертировапным элементом НЕ 19, и сигнала несовпадения накопителя 18. Запись синдрома однократной ошибки $ (t) в накопитель 18 происходит также в случае несовпадения синдромов S (t) и $ (4). Сигнал записи формируется элементом И 22 и является логическим произведением сигналов несовпадения синдромов S (8) и

S (t<), вырабатываемым второй схемой сравнения 17, и сигнала совпадения накопителя 18. Кроме перечисленных выше, во всех остальных случаях запись в накопитель 18 синдрома $ (/) блокируется соответствующими цепями.

При обнаружении двухкратной ошибки в считанном коде числа и отсутствии в накопителе 18 синдрома S (ti) с признаком А, 769624

45 возникает некорректируемая двухкратная ошибка.

Предложенное ЗУ позволяет с помощью обычного кода Хэмминга, исправляющего однократные и обнаруживающего двухкратные ошибки, корректировать в момент времени t,двухкратные ошибки,,одна из которых возникала в момент времени t,(t и, следовательно, была зафиксирована в накопителе 18 в виде синдрома однократной ошибки S (t>) с признаком Ах. Это позволяет при незначительном увеличении избыточного оборудования примерно в 5 раз увеличить (по сравнению с прототипом) среднее время наработки на отказ ЗУ емкостью 4 М байта (128 1х слов

Х72 разряда), выполненного, например, на интегральных микросхемах памяти емкостью 4096 бит с интенсивностью отказов 1=10 — ч —, и на 0,04% повысить коэффициент готовности устройства, что позволяет получить не менее 14000 руб. экономии на одно устройство емкостью 4 М байта. Учитывая, что для высокопроизводительных ЭВМ объем оперативной памяти может достигать 16 М байт, экономический эффект от применения предлагаемого ЗУ составит 56000 руб., что при выпуске 10 устройств в год позволит получить 560000 руб. экономии.

Формула изобретения

Запоминающее устройство, содержащее накопитель, соединенный через шифратор и регистр адреса соответственно с числовыми и адресными шинами, выходы накопителя через регистр информации подключены к генератору синдромов, блоку контроля четности и двухканальным переключателям, соединенным с выходными числовыми шинами, и дешифратор, соединенный с первыми управляющими входами двхуканальных переключателей, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит дополнительные дешифратор и двухканальные переключатели, сумматоры, генератор нулевого синдрома, две схемы сравнения, ассоциативный накопи5

Т ".

40 тель, элемент НЕ, четыре элемента И и два элемента ИЛИ, выходы генератора синдромов соединены с первыми входами схем сравнения, сумматоров, дополнительных двухканальных переключателей и ассоциативного накопителя, вторые входы первой схемы сравнения соединены с генератором нулевого синдрома, а выход — с первыми входами первого и второго элементов И, прямой выход блока контроля четности соединен со вторым входом первого элемента

И, а обратный выход — со вторым входом второго элемента И, третий вход которого соединен с первым входом третьего элемента И, выходом совпадения ассоциативного накопителя и через элемент HE с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И и первым входом первого элемента ИЛИ, выход которого соединен с управляющим входом дешифратора, а второй вход — с выходом второго элемента И, управляющим входом дополнительного дешифратора и управляющими входами дополнительных двухканальных переключателей, выходы которых соединены со входами дешифратора, вторые входы — с выходами сумматоров, выходы дополнительного дешифратора соединены со вторыми управляющими входами двухканальных переключателей, адресные входы ассоциативного накопителя соединены с выходами регистра адреса, информационные выходы — со вторыми входамп второй схемы сравнения, вторыми входами сумматоров и входами допо IHèòåëbHoãо дешифратора, выход второй схемы сравнения соединен со вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход элемента ИЛИ соединен с выходом четвертого элемента И, à выход— со входом записи ассоциативного накопителя.

Источники информации, принятые во внимание при экспертизе

1. Патент США ¹ 3814921, кл. 235—

153ЛМ, опубл. 1974.

2. Патент CILIA ¹ 3906200, кл. 235—

153ЛМ, обул. 1975 (прототип) .

769624

Составитель Г, Софийский

Техред А. Камышникова

Корректор Л. Орлова

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Заказ 1998/4 Изд. № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4)5