Устройство для контроля больших интегральных схем

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик н1>771617 (61) Дополнительное к авт. свид-ву .(22) Заявлено 180578 (21)2625853/18-24 с присоедкненмеем заявки ¹ (23) ПриоритетОпубликовано 15.10.80. Бюллетень Н9 38

Дата опубликования описания 15.1080 р )м. кл.

G 05 В 23/02

Государственный комитет

СССР по делам изобретений н открытий (53) УДК 621 ° 396 (088.8) (72) Авторы изобретения

В. И. Кнышев, В. Л. Скибинский, t0. А. Сливицкий и Г. М. Чекаловец (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ

ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относится к облас-. ти вычислительной техники и может быть использовано для автоматического контроля больших интегральных схем.

Известны устройства для больших интегральных схем Я и j2),содержащие управляющую вычислительную машину, блок управления, устройства статических воздействий, блок коммутации, измеритель токов и напряжений, генератор тактовой частоты, накопители слов, блок синхронизации, блок памяти, формирователи сигналов, компараторы, измЕритель временных интервалов.

Недостатками таких устройств является их сложность„ необходимая для обеспечения заданной точности и быстродействия.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля больших интегральных схем (31, содержащее последовательно соединенные блок ввода-вывода информации, вычислитель, блок управления и измерительный блок, второй выход блока управления подключен ко зходу блока цифроаналоговых преобразователей, а также блок контакти— рования и блок синхронизации, первый выход которого подсоединен к первым входам компараторов и первому входу блока памяти уставок, выходом подключенного ко вторым входам компараторов,а вторым входом — к первому входу генератора тестовых последовательностей и входу блока синхронизации,второй выход; которого соединен со вторым входом генератора тестовых последовательностей, а третий выход — с первым входом логического блока, второй вход коi5 торого подключен к выходам компараторов,выходы генератора тестовых последовательностей соединены со входами соответствующих формирователей сигналов.

2О Недостатками известного устройства являются сложность н понижен-. ная надежность.

Целью изобретения является повышение надежности и упрощение устрой25 ства для контроля больших интегральных схем, Цель достигается тем, чтс формирователи сигналов, компараторы, блок памяти уставок, блок синхрони30 зации, логический блок и генератор .

771617 тестовых йоследовательностей размещены на одном кристалле с большой интегральной схемой, причем входы блока контактирования соединены с выходами логического блока, блока управления и блока цифроаналоговых преобразователей соответственно, а выходы « соответственно с третьими входами компараторов, первым входом генератора тестовых последовательностей и входом измерительного блока.

На чертеже показана блок-схема устройства для контроля больших интегральных схем.

Устройство содержит блок ввода-вывода информации 1 вычислитель 2, блок управления 3, блок цифроаналоговых преобразователей 4, блок контактирования 5, генератор тестовых последовательностей 6, блок памяти уставок 7, блок синхронизации 8, формирователи сигналов 9, компараторы 10 функциональный узел большой интегральной схемы 11,логический блок 12, измерительный блок 13.

Устройство работает следующим образом.

Блок 1 предназначен для ввода программы контроля в вычислитель 2 и вывода иэ него результатов контроля. Вычислитель 2 осуществляет обмен информацией посредством блока 3, информация с которого последовательно в виде двоичного параллельного кода поступает на блок 4, блок 5, генератор б, блок 7, блок 8

Блок 4 преобразует цифровые коды в аналоговые граничные сигналы, которые поступают на первые входы соответствующих компараторов 10. Блок

5 предназначен для подключения блоков системы к контрольным выводам большой интегральной схемы. Генератор б формирует из кода тестовую информацию в виде логических сигналов 0 и 1, которые поступают на входы формирователей 9. Блок 7 формирует .эталонную информацию, которая поступает на соответствующие входы компараторов 10. Блок 8 выдает по команцам блока 3 временные импульсы, обеспечивающие синхронную работу всех блоков в каждом тесте.

Формирователи 9 формируют воздействующие импульсы нужных параметров, которые непосредственно поступают на входы узла 11, информация с выходов которого подается на компараторы 10, где сравнивается с ожидаемой в определенный момент времени эталонной информацией. С выходов компараторов информация поступает на вход блока 12, который предназнач н для формирования выходного сигнала и согласования его параметров с входом блока 13 °, Предлагаемое устройство обеспе чивает повышение надежности и упрощение устройства для контроля больших интегральных схем по сравнению с прототипом за счет максимально возможного приближения задающих и контролируемых устройств к выводам большой интегральной схемы, обеспечения их наилучшим согласованием и устранения блока коммутации и согласования.

Формула изобретения

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 451065, кл. G 05 23/02, 1974. бО

2, Авторское свидетельство СССР

9 377738, кл. G 05 В 23/02, 1971.

3. Авторское свидетельство СССР

М 419852, кл. G 05 В 23/02, 197? (прототип), Устройство для контроля больших интегральных схем, содержащее последовательно соединенные блок вводаl5 вывода информации, вычислитель, блок управления и измерительный блок, второй выход блока управления подключен ко входу блока цифроаналоговых преобразователей, а также щ блок контактирования и блок синхронизации, первый выход которого подсоединен к первым входам компараторов и первому входу блока памяти уставок, выходом подключенного ко вторым входам компараторов, а вторым входом - к первому входу генератора тестовых последователь ностей и входу блока синхронизации, второй выход которого соединен со вторым входом генератора тестовых последовательностей, а третий выход - с первым входом логического блока, второй вход которого подключен к выходам компараторов, выходы генератора тестовых послеЗ5 довательностей соединены со входами соответствующих формирователей сигналов, о т л и ч а ю щ е е ся тем, что, с целью повышения надежности и упрощения устройства, 4О формирователи сигналов, компараторы, блок памяти уставок, блок синхронизации, логический блок и генератор тестовых последовательностей размещены на одном .кристалле с боль шой интегральной схемой, причем входы блока контактирования соединены с выходами логического блока, блока управления и блока цифроаналоговых преобразователей соответственно, а выходы - соответственно с третьими входами компараторов, первым входом генератора тестовых после довательностей и входом измеритель ного блока.

771617

Составитель И.Алексеев

Техред Н. Барадулина Корректор С.Шекмар

Редактор Н.Каменская

° Ю

Заказ 6696/59 Тираж 956 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытиЯ

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент,.г,ужгород,. ул . Проектная, 4