Устройство тактовой синхронизации

 

771897

И C„ .2Т

Х 2п= " 5 >(<)s1na tdt.= co< q, а 2 1 2 1,п и D„+ T и(h+2T

$,1. = Г (1)соэщ>.qdg

niÄ+T „Т, Sin Я„-!

1е С помощью квадраторов 7 и 8 и сумматора 9 вычисляются квадраты модулей векторов посылок за каждый интервал интегрирования вида

$$,в

2 2 и а т

A =Х.

,2n,?h 1,2s 2

На выходе дифференцирующего блока 1 формируется сигнал рассогласования по фа зе импульсов тактовой синхронизации, равный разности модулей A. „— А„„вектора ч 1 посылки за интервал интегрирования и Г+Т-rlZ -2Т

Yl rl и задержанного элементом 16 задержки на 2модуля А

° 1, н 0, 2П 4,1п

$р при Т =Т1-Т система находится в синхронизме (U = О); М= О.

Одновременно с выходов интеграторов 3 и 4 напряжение)(„ „иЧ„ „непосредственно, аХ„1пиУ„1 через элемейты 5 и 6 задержки поступает йа перемножители 17 и 18 соответственно на выходах которых напряжения соответственно равны: — cos Ч

40 Qo T1T

u = — sin

18 2 1in

На выходе сумматора 15 напряжение в этом случае равно

4$ и С +Т (S)S1nОЗ teats COSQ.

1,1п Е 1 2 1in пТrl $$

n C„+Т сто Т1 „1, = ) (t)cosmi64ts Sing. !

1 1 33П

rl crl подключен выход генератора 12 тактовых импульсов, делитель 13 частоты и дешифратор 14 подключен соответственно к управляющим входам элементов 5, 6 задержки и интеграторов 3, 4, а также вспомогательный сумматор 15, выход которого подключен к третьему входу блока 11 управления, дополнительный элемент 16 задержки, в каждом квадратурном канале — дополнительный перемножитель 17 (18), два канала, каждый из которых состоит из последовательно соединенных перемножителя 19(20) и интегратора 21(22), второй блок 23 задержки, первый и второй блоки 24, 25 вычитания и первый блок 26 задержки.

В каждом квадратурном канале дополнительный перемножитель 17 (18) включен между выходами соответственно интегратора 3 (4) и элемента 5 (6) задержки и соответствующими входами вспомогательного сумматора 15, а дополнительный элемент задержки 16 — между выходом сумматора

9 и вторым входом дифференцирующего блока 10. К управляющему входу дополнительного элемента 16 задержки подключен соответствующий выход дешифратора 14.

Устройство тактовой синхронизации работает следующим образом.

На первые входы перемножителей 1 и 2, на оба входа перемножителя 20 и на входы перемножителя 19, на первый вход непосредственно, а на второй — через блок 23 задержки, с величиной задержки равной одному (нескольким) периоду высокочастотного колебания частотой св1. из канала посту.пает n — я посылка сигнала, состоящая из

N ортогональных на интервале колебаний: к

S М= Еа соь (kg.q. о 1,и

П х. (n+1) Ñ, где г. — длительность посылки сигнала;

Оо - амплитуда ортогональных переносчиков; г г . а „ = — -частота ортогональных переносчиков;

9, и-значение начальной фазы i-го ортогонального переносчика сигналов относительной фазовой манипуляции.

С интеграторов 3 и 4 по сигналу с выхода дешифратора 14 в моменты времени

Ь+11 ь- а

2 снимаются отсчеты постоянного пропорционального проекциям i-ой составляюшей -ой посылки сигнала за интервал интегрирования Т = — ", которые равны соответственно:

=u +u а ОТ1Т2

11 16 2

При расстройках фазы/дЯ(— напряжение на выходе сумматора 15 имеет положительный знак. Поступая на второй вход блока 11 управления, сигнал U íå изменяет величину и знак управляющего сигнала U В этом случае сигнал рассогласования начальных фаз формируется как )М

При расстройках фазы + (/д / < на пряжение на выходе сумматора 15 имеет отрицательный знак. Поступая на второй вход блока 11 управления отрицательный

771897

5 сигнал Ц„5 формирует управляющее фазой тактовых ймпульсов напряжение, равное

15 форму га изобретения

21! — -Ц вРи U >О бc,х

o 4 ) 1о 1o б ьх М1о - 4)- U o пР Ц о < С

В то же время с помощью перемножителей 19, 20, блока 23 задержки с постоянной памяти „, равной времени существования периода частоты ортогонального переносчика, интеграторов 21, 22 и блока 24 вычитания на длительности каждой полупосылки вычисляется величина разности энергий, равная ит:н+т 2 и С„+т я ()а -I s (<)s (t- „ а, нс„ и Г„ и соответствующая разности значений корреляционных функций

R (С =O)-R (Z- C,1

На выходе блока 25 вычитания из величин д „. „с помощью блока 26 задержки, 11П постоянная времени задержки которого равна —, формируется величина приращений разностей энергий 9„соседних полупосылок

1 Н 11И 12П характеризующая степень флуктуации параметров сигналов на длительности каждой посылки.

В случае когда параметры сигналов ао, р, „, о„не подвержены флуктуациям и устройство находится в синхронизме, величины разности д„„„от полупосылки к посылке будут оставаться равными О, что позволит получить на дополнительном запрешаюшем входе блока 11 управления величину

8>-O и незначительно отличаюшуюся от нуля, если устройство не вошло в синхронизм д ; 0, так как малая величина по сравнению с —, что позволит по величине и знаку

Г напряжения 0 блоку ll управления изменить фазу генератора !2 тактовых импульсо в на велич и ну д (; .

При синхронизме устройства флуктуации любого из параметров сигнала 5 () приводят к изменению величин A .,А .

4,1П 1,2И и соответственноО„=Д „„-A; O,что должно :Э

45 через блок 11 управления вызвать изменение фазы генератора 12 тактовых импульсов и вывести устройство из синхронизации. Однако флуктуации параметров приводят к тому, что на дополнительный запрешаюший вход блока 11 управления с выхода блока 25 вычитания поступает величина приращения разности энергий полупосылокб„=д„.,„-д„ „ О, так как коррелятор, включаюший в себя перемножитель 20 и интегратор 22, вычисляет энергию без учета влияния фазовых и частотных флуктуаций, в то времь, как коррелятор, включающий в себя перемножитель 19, блок 23 задержки и интегратор 21, вычисляет энергию с учетом этих флуктуаUHH.

Beëè÷èíà 6„ Ослужит запрешаюшей блоку 11 управления на изменение фазы генератора тактовых импульсов и сохраняет синхронизм устройства, повышая таким образом устойчивость синхронизации при флуктуации параметров сигнала.

Устройство тактовой синхронизации по авт. св. № 570210, отличающееся тем, что, с целью повышения помехоустойчивости синхронизации, в него введены два канала, каждый из которых состоит из последовательно соединенных перемножителя и интегратора, а также два блока задержки и два блока вычитания, при этом выходы интеграторов обоих каналов подключены к входам первого блока вычитания, вы од которого подключен непосредственно и через блок задержки к входам второго блока вычитания выход которого подключен к дополнительному входу блока управления, причем первый вход первого перемножителя, два входа второго перемножителя и вход второго блока задержки объединены со входом квадратурных каналов, а выход второго блока задержки подключен к второму входу перемножителя одного из каналов, при этом вторые входы интеграторов обоих каналов соединены с выходом дешифратора.

Источники информации, принятые во внимание при экспертизе !. Авторское свидетельство СССР № 5702!О, кл. Н 04 1 7(04 1975.

771897

Составитель В. Лякишев

Техред К. Шуфрич Корректор В. Синицкая

Тираж 729 Подписное

Редактор И. Шубина

Заказ 6721/73

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4