Матричное устройство для умножения
Союз Советских
Социвпистических
Республик (ii) 842800 (61) Дополнительное к авт. саид-ву (22) Заявлено 26,0979 (21) 2826265/18-24 с присоединением заявки М— (23) Приоритет
Опубликовано 300681Бюллетень М 24
Дата опубликования описания 30.06,81 (51)м к, э
G 06 F 7/52
Государственный комитет
СССР оо делам изобретений и открытий (53) УДК 681. 325 (088. 8) (72) Авторы изобретения
Г Х КагРаманов и Э,Г Андреасян
1 - - . (1 (71) Заявитель (54) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ
Изобретение относится к вычислительной технике, именно к арифметическим устройствам, и может быть использовано в цифровых вычислительных машинах для умножения десятичных и двоичных чисел.
Известно матричное устройство для умножения десятичных чисел, заданных в коде 8,4,2,1, содержащее блок подачи входных сигналов множимого и множителя, входные элементы
И с двумя входами, служащие для приема различных комбинаций битов одного множителя и одного множимого, группу сумматоров для суммирования, сигналов, полученных с матричного устройства, и сигналов переноса, устройство преобразования двоичных выходных сигналов для получения выходного кода 8,4,2,1 (1).
Недостаток указанного устройстваего функциональная ограниченность, так как оно обеспечивает умножение только десятичных чисел.
Известно также устройство для умножения сигналов, обеспечивающие умножение двух чисел, каждое из корых представлено группой разрядов,,расположенных в порядке возрастания веса. Произведение формируется посредством двух наборов сумматоров.
На первом наборе сумматоров производится формирование отдельных разрядов произведения. Результаты частичных произведений и переносы складываются на втором наборе сумматоров, выходные сигналы которых являются окончательным результатом произведений (2).
Однако известное устройство обеспечивает только умножение двоичных чисел.
Наиболее близким к предлагаемому техническому решению является устрой.
)5 ство для умножения, содержащее регистр первого сомножителя, регистр
BTopoI о сомножителя матрицу p ìíÎжения, первый и второй сумматоры, причем выходы регистров первого и
20 второго сомножителей соединены с соответствующими входами матрицы умножения (3).
Это устройство также имеет ограниченные функциональные возможности, так как обеспечивает умножение только двоичных чисел.
Цель изобретения — расширение функциональных воэможностей устрой30 ства.
842800
6О
Поставленная цель достигается тем, что матричное устройство для умножения, содержащее регистр первого сомножителя, регистр второго сомножителя, матрицу умножения, первый и второй сумматоры, причем выходы регистров первого и второго сомножителей соединены с соответствующими входами матрицы умножения, содержит третий сумматор, накапливающий сумматор, регистры задержки, корректирующие сумматоры, при этом выходы первой группы матрицы умножения соединены соответственно с входами первого сумматора, выходы второй группы — с входами нторого сумматора, выходы суммы и тетрадных переносов первого и второго сумматоров соединены соответственно с фходами первого и второго корректирующих сумматоров, входы третьего и четвертого регистров задержки соединены соединены соответственно с выходами первого и второго корректирующих сумматоров, входы первой и второй групп третьего сумматора соединены соответственно с выходами третьего регистра задержки и выходами третьего корректирующего сумматора, нходы которого соединены с соотнетстнующими ныходами четвертого регистра задержки, входы четвертого корректирующего регистра задерм<ки и четвертого корректирующего сумматора соединены соответственно с выходами третьего сумматора, а выходы †входами накапливающего сумматора, выход результата которого является выходом произведения устройства„ первый вход управления устройства соединен с входами управления корректирующих сумматоров, матрицы умножения, второй вход управления устройства соединен с соответствующим входом матрицы умножения, а также за счет того, что матрица умножения содержит четыре группы элементов памяти и две группы элементов ИЛИ, при этом входы
i-го (i = О. .. n — 1, где n — число разр> дов перво-о сомножителя) разряда первого сомножителя матрицы соединены соответственно с входами первой группы (iK t 1),...,(i t 1)K элементон памяти первой,...„ четвертой групп (K — число разрядон второго сомножителя), входц,$ -го разряда второго сомножителя матриць соединены с входами второй группы
iikt(j +1) элементов памяти первой, четвертой групп (j =О,...,. к-1), первый и второй входы r (i+1) (j +1) -х элементов ИЛИ первой группы (r-номер выхода элемента памяти) соединены соответственно с r-ми выходами (1+1) Ц +1) -х элементов памяти первой и второй групп, первый и второй входы :> ( ИЛИ второй группы соединены соответа IO 2О ЗО 5О 55 ственно c r-ми выходами (it1) (> +1) -х элементов памяти третьей и четвертой групп, ныходы элементов ИЛИ первой и второй групп являются выходами соответствующих групп матриц умножения, перный вход управления матриц умножения соединен с управляющими входами элементов памяти первой и третьей групп, нторой вход управления — с управляющими входами элементов памяти второй и четвертой групп. На фиг. 1 показана схема устройства для умножения; на фиг. 2 — коммутация восьмиразрядного множителя и к-разрядного множимого с информационными входами элементов памяти; на фиг. 3 — таблица умножения двух 32-разрядных чисел,. Устройство содержит регистр 1 первого сомножителя, регистр 2 второго сомножителя, матрицу 3 умножения,сумматоры 4 — 6 накаплинающий сумматор 7, регистры 8-12 задержки, корректирующие сумматоры 13-1б, первый и второй входы 17 и 18 управления устройства, первую группу 19.1.1... 19.1.nk элементов памяти„ вторую группу 19.2.1...19.2.nk элементов памяти третью группу 19.3.1...19.3.п>< элементов памяти, четвертую группу 19,4.1...19.4.nk элементов памяти, элементы ИЛИ 20. Накапливающий сумматор 7 содержит сумматор 21, корректирующие сумматоры 22 и 23, регистр 24 задержки, регистр 25 результата. Устройство работает в десятичном либо двоичном режимах. Независимо GT режима сомножители устанавливаются в регистрах 1 множителя и 2 множимого. Когда режим десятичный, активизируются элементы 19.1.1-19.1.KN и 19.3,1 — 19.3 KN па лятн посредством сигнала на входе 17, а на входе 18 действует блокирующий потенциал, исключающий выход двоичной информации из элементов 19.2.1-19.2.KN и 19.4.1-19.4 KN памяти на Входы элементов ИЛИ 20. Промежуточные результаты перемножения цифр поступают на регистры 8 и 9 задержки. Для умножения к-разрядного множимого на дне цифры (8 разрядов) множителя сумматоры первой группы выполнены в виде отдельных блоков 4 и 5, на входы которых от регистров 8 и 9 поступают те грады соответствующих весов остатков и переносов. Затем текущая сумма парных строк в режиме десятичного умножения после коррекции на +10 в сумматорах 13 и 14 запоминается на регистрах 10 и 11 и суммируется на сумматоре б, результаты полученные на входе которого после коррекции в сумматоре 16 запоминаются íà регистре 12 в виде суммы четырех строк таблицы умножения. На сумматоре 21 842800 суммируются содержимое регистра 12 (сумма четырех строк текущего цикла) и остаточное произведение предыдущего цикла, хранимое в регистре 24 и откорректированное на +б корректирующим сумматором 23. Результирующая сумма, полученная на выходе сумматора 21, через корректирующий сумматор 22 коррекции на +10 запоминается на регистре 25 результата, у которого младшие две цифры выдаются как байт результата, а старшие цифры регистра 25 запоминаются на регистре 24 как результат промежуточного произведения для последующего цикла. На фиг. 2 показана коммутация цепей 2-х разрядно (десятичные или 16-ричные коды) множителя и К-разрядного множимого с восемью информационными входами элементов 19 памяти (с общим количеством 4 ° 2К), иэ .которых две группы элементов 19.1.1...19.1.2К памяти и 19.3.1... 19.3.2К являются матрицей десятичного умножения, а другие две группы 19.2.1-19.2.2К и 19.4.1...19.4.2К матрицей двоичного умножения. Для каждой пары цифр сомножителей предусмотрены четыре элемента памяти, вырабатывающие четыре компонента: десятичного умножения, младшие и старшие разряды двоичного умножения. В таблице на фиг. 3 приведен пример умножения двух четырехбайтных чисел В,, В,, B>, B> и Ас, А А„... А„.. Для получения 16, цифр результата необходимо 4 цикла работы устройства. Цифры текущего произведения в таблице обозначены символом Е с верхними и нижними индексами, где верхний — номер цикла, при котором получается данная цифра, а нижний — номер цифры. Две младшие цифры каждого цикла, а также все цифры заключительного цикла умножения чистым результатом произведения. Для случая, когда количество цифр сомножителей больше, чем установочная емкость матрицы умножений, результат произведения можно накапливать в несколько этапов, количество которых зависит от длины перемножаемых операндов. Таблицы истинности элементов памяти матриц умножений составлены по известным правилам шестнадцатиричного умножения и умножения десятичных чисел, заданных в коде 8,4,2,1 с той лишь разницей что в определенные группы элементов памяти, предназначенные для генерации десятичных цифр произведения прошиты коды, имеющие избыток +б. Это позволяет без применения дополнительных задержек и оборудования одно из десятичных слагаемых сумматоров 4 и 5 подвести с коррекцией на +б. Работа устройства при получении текущих цифр результата и накапливания промежуточных произнедений десятичных чисел протекает аналогично режиму шестнадцатиричного умножения, с той разницей, что поток текущих данных перед занесением н сумматоры 6 и 21, регистры 10,11, и 25 подвергается коррекциям на +6 и +10. Предлагаемая структура матричного устройства для умножения параллельно с выдачей текущих экстрактов произведений позволяет одновременно производить обработку последующих цифр сомножителей, т.е. устройство обеспечивает конвейерный способ умножения многоразрядных чисел . 15 формула изобретения 1. Матричное устройство для умножения, содержащее регистр первого сомножителя, регистр второго сомножителя, матрицу умножения, первый и второй сумматоры, причем выходы регистров первого и второго сомножителей соединены с соответствующими входами матрицы умножения, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных воэможностей за сче. умножения операндов, представленных дноично-десятичным кодом, в него введены третий сумматор, накапливающий сумматор, регистры задержки, корректирующие сумматоры, при этом выходы первой группы матрицы умножения соединены соответственно с входами первого сумматора, ныходы второй группы — с входами вто40 рого сумматора, выходы суммы и тетрадных переносов первого и второго сумматоров соединены соответственно с входами первого и второго корректирующих сумматоров, входы третьего и четвертого регистров, задержки соединены соответственно с выходами первого и второго корректирующих сумматоров, входы первой и второй групп третьего сумматора соединены соответственно с выходами третьего регистра задержки и выходами третьего корректирующего сумматора, входы которого соединены с соответствующими выходами четвертого регистра задержки, входы четвертого корректирующего сумматора соединены соответственно с выходами третьего сумматора, а выходы — с нхбдами накаплинающего сумматора, выход результата которого является выходом произве40 дения устройства, первый вход управления устройства соединен с входами управления корректирующих сумматоров, матриц умножения, второй вход упранления устройства соединен с соответствующим входом матрицы умножения. 842800 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что матрица умножения содержит четыре группы элементов памяти и две группы элементов ИЛИ, при этом входы i-го (1 О,... и - 1, где и — число разрядов первого операнда) разряда первого сомножителя матрицы умножения соединены соответственно с выходами первой группы (ik + 1),...,(i + 1) к эЛементов памяти первой,..., четвертой групп (к — число разрядов второго сомножителя), входы g -го ра3ряда второго сомножителя матрицы соединены с входами второй группы (1К + (j +1) элементов памяти первой,..., четвертой групп (j =О,...,к-1), первый и второй входы r(1+1)» «((+1)-х элементов ИЛИ первой груп,пы (r — номер выхода элемента памяти) соединены соответственно с r-ми входами (i+1)(-)+1)-х элементов па— мяти первой и второй групп, первый (и второй входы (i+1)(j +1)-х элементов ИЛИ второй группы соединены соответственно с r-ми выходами (i+1) (j +1)-х элементов памяти третьей и .четвертой групп, выходы элементов ИЛИ первой и второй групп являются выходами соответствующих групп матриц умножения, первый вход управления матриц умножения соединен с управляющими входами элементов памяти первой и третьей групп, второй вход управления — c управляющими входами элементов памяти второй и четвертой групп. Источники информации принятые во внимание при экспертизе 15 1 Патент CIIIA М 3830496,кл .235-159, 1975. 2. Патент США У 3950636, кл. 235/164,1976. 3. Авторское свидетельство СССР Щ Р 690478, кл. С 06 F 7/39, 1979 (прототип, . 842800 ь ч Составитель В. Березкин Техред И. йсталош Корректор Н. Швыдкая Редактор И. Ковальнук Заказ 5102/60 Тираж 745 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раув.окая наб., д. 4/5 Филиал ППП " Патент, г. ужгород, ул. Проектная, 4 М 4 ч ь. <ь Ж ъч ч ( @ m 6= с о с ч з о Ъ 1-, ч ц СЧ ma) ln <" м 4ъ ч м с с э ч ч . Щ Щ с фО ч ,р ф (О ci с =) 4 а Сз м и о М ч т%
