Вычислитель суммы координат с величи-нами, пропорциональными ee производным

 

Союз Советских

Социапмстических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 23.04.79 (21) 2757031/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 0707.81 Бюллетень ¹ 25

Дата опубликования описания 07. 07. 81 (51)М. Кл.

G 06 F 15/34

Государственный комитет

СССР но делам изобретений и открытий (53) УДК 681.14 (088. 8) (72) Авторы изобретения

Г.И. Каплун, В.Н. Курчанов и A.Ñ. Ми

Дальневосточный ордена Трудового Красного

Знамени политехнический институт им. В.В. Куйбышева (71) Заявитель (54) ВЫЧИСЛИТЕЛЬ СУММЫ КООРДИНАТ С ВЕЛИЧИНАМИ, ПРОПОРЦИОНАЛЬНЫМИ ЕЕ ПРОИЗВОДНЫМ

Изобретение относится к области вычислительнои техники, а точнее к устройствам вычисления производных с помощью интерполирующих полиномов, и может быть использовано в специализированных вычислителях, а также в системах автоматического управления с переменной структурой для формирования управляющих сигналов переключения структуры.

Известно управляющее устройство с кусочно-постоянным управлением в

К интервалов (1g, которое может быть применимо для вычисления производной, например, в системах с перемен- 1з ной структурой и содержит блок памяти, функциональные преобразователи, блоки сравнения и логические блоки, блок знака управления на гервом интервале, блок вычисления модулей. В 20 этом устроистве ббеспечивается изменение знака управляющего воздействия при состояниях системы, определяемых в фазовом пространстве гиперповерхностями переключения.

Недостаток устройства заключается в том, что для реализации управления необходимо заранее подсчитывать и реализовать соответствующий набор нелинеиных потенциометров, диодных 30 схем и и.д. для каждой конкретнои системы управления.

Применение вычисления ограничено так><е тем, что в процессе регулирования координата доли<на менять знак не более одного раза, как„ например, при оптимальном управлении. Кроме того, реализация сложных нелинейных зависимостей, определяющих точность работы системы, требует значительных аппаратурных затрат.

Известен вычислитель, содержащий блок умножения, первый и второй сумматоры, элемент совпадения, регистр производной, блок формирования приращений входной функции и схему сравнения 12).

Это устройство достаточно сложно.

Можно было бы упростить данную конструкцию за счет последовательного выполнения операций дифференцирования, умножения на постоянные коэффициенты, суммирования, а также включения в состав вычислителя элементов памяти, запоминающих промежуточные результаты. Однако это привело бы к увеличению времени вычисления из-за последовательного выполнения длительных операций умножения.

845160

5 !

О

25

50

Поэтому предельным вариантом усовершенствования вычислителя на известных пока алгоритмических принципах является использование табличного способа умножения при выполнении операции (3J. В этом случае сокращается время выполнения вычислений, а в состав вычислителя, согласно соответствующим известным схемным реализациям, вводится ЗУ, в котором записана полная таблица произведений чисел. При этом коды сомножителей являются, адресами хранимых произведений.

Такой вариант выполнения известного вычислителя с цифровым дифференциатором и использованием табличного способа умножения является наиболее близким по технической сущности к изобретению.

Недостаток прототипа заключается в большой емкости ЗУ (так, напри-. мер для 10-разрядных сомножителей потребуется более чем 10 ячеек памяти), а также сравнительно низкое быстродействие, ограниченное многократным последовательным обращением к таблице произведений.

Цель изобретения заключается в увеличении быстродействия, а также в сокращении оборудования (емкости

ЗЬ).

Целй изобретения достигается тем, что вычислитель суммы координаты с величинами, пропорциональными ее производным, содержащий К регистров, К блоков памяти, коммутатор, накапливающий сумматор и блок синхронизации, содержит К блоков памяти, причем выходы младших и старших разрядов M-го (M=1, К-1) регистра соединены с соответствующими входами (М+1)-го регистра и входами соответственно (2M-1)-го и 2М-го блоков памяти, выходы которых соединены со входами коммутатора, выход которого подключен ко входу накапливающего сумматора. Управляющие входы коммутатора, накапливающего сумматора и входы записи регистров соединены соответственно с первым, вторым и третьим выходами блока синхронизации, а входы первого регистра являются входами вычислителя.

На фиг.1 изображена структурная схема предлагаемого устройства; на фиг.2 — график, иллюстрирующий связь между 6 исходной координатой х, ее ординатой h и приращением ординаты Ь h.

Предлагаемый вычислитель содержит последовательно соединенные регистры 1 по числу точек интерполяции, вход первого из которых подключен к цифровому измерителю координаты (вход устройства). Выходы регистров 1 через соответствующие каждому регистру блоки памяти 2 подключены к входам коммутатора 3.

ЗО

Выход последнего соединен с входом накапливающего сумматора 4. При это л управляющие входы коммутатора 3, сумматора 4 и входы записи регистров 1 подключены к выходам блока синхронизации 5.

Вычислитель работает следующим образом.

За основу его принципа действия взят известный метод численного дифференцирования, заключающийся в получении производной и-го порядка в точке m за счет сложения координаты функции в данной точке и m предшествующих, взятых с постоянными коэффициентами (n) (+ „)=d. „х(, )+d. „х(+ „)+"" ....+(,,Х(+„) (, Х(+,), (л) Для наглядности дальнейших пояснений обобщим зависимость (1) ()(+m)=(. (m), (,) ° "+ pÄx(+Ä)+10õ(t 0) (2) где ii = 0,1,2...m) постоянные коэффициенты.

Это выражение (2) и реализует предложенный вычислитель.

Для этого предварительно в блоки 2 записаны таблицы произведений

Р- X(t„) причем произведение вычисляется как сумма ординаты (см.фиг.2), записанной в секции старших разрядов блоков 2 и приращения Ь h, хранящегося в секции младших разрядов.

Соответственно этим секциям каждый входной регистр также разделен на секции старших и младших разрядов.

Старшие адресуют ординаты, младшие приращения. Поступающие в дискретные моменты времени t. коды коорди1 нат от цифрового измерителя по сигналам блока синхронизации переписываются из каждого предыдущего в последующий входной регистр. В результате в момент времени t „ (см. фиг.2,, соответствующий началу вычисления функции U(t ), в регистрах

1 находятся значение координаты х() и m предшествующих значений х(.,), х(„,),...xl,t>) . Коды старших и младших разрядов регистров 1 одновременно поступают на адресные входы соответственно секций старших и младших разрядов блоков 2. На выходах секций ординат всех блоков через время выборки из памяти формируются коды ординат, на выходах других секций — коды приращений. По сигналам блока синхронизации 5 коммутатор 3 последовательно подключает выход каждой секции блока. памяти к входу сумматора

4. После 2(г+1) суммирований на выходе последнего формируется значение искомой функции О („„), 845160

0m я®ю&га nzwepuureu люрдгижю

«ьм. /

В результате вычисление U(t j занимает время, определяемое суммой времени однократного обращения к блоку памяти и 2(m+1) значений времени суммирования на накапливающем сумматоре. При этом необходимая для работы вычислителя емкость блока памяти по каждой точке интерполяции мала. Например, для 10-разрядных кодов координат она составляет по

32 ячейки в каждой секции.

Таким образом, простыми средствами не только повышено быстродействие, но и значительно уменьшена необходи- . мая емкость блоков памяти в специализированном вычислителе для определения суммы координаты с величинами, пропорциональными ее производным, что особенно важно для использования данного вычислителя в системах автоматического управления с переменной структурой.

Формула изобретения

Вычислитель суммы координат с величинами, пропорциональными ее производным, содержащий К регистров, К блоков памяти, коммутатор, накапливающий сумматор и блок синхронизации, отличающийся тем, что, с целью повышения быстродействия и сокращения количества оборудования, он содержит К блоков памяти, причем выходы младших и старших разрядов

M-го (М = 1, К-1) регистра соединены с соответствующими входами M+1-го регистра .и входами соответственно

2М-1-го и 2М-го блоков памяти, выходы которых соединены со входами кою утатора, выход которого подключен ко входу накапливающего сумматора, управляющие входы коммутатора, накапливающего сумматора и входы записи регистров соединены соответственно с первым, вторым и третьим выходами блока синхронизации, а входы первого регистра являются входами вычислителя.

20 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 283354, кл. G 06 8 17/00, 1970.

2. Авторское свидетельство СССР

М 543000, кл. С 04 J 1/02, 1977.

3. Левандовский Р. Ключ к успешному .применению микропроцессоров °

"Электроника", 9 6, 1975 (прототип) .

845160 х(М

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4168/4

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4

Составитель A. Баранов

Редактор Л.- Утехина Техред З.Фанта Корректор Л. Иван