Устройство для умножения

 

Союз Советских

Сощиалистических

Респубпии

IiiI957204 (61) Дополнительное к авт. евин-ву (22) Заявлено „ .T I „ L;0 (21);3. !>;3;7/18 (51) M. К1. с присоединением заявки %

Гесудвретвхииый кв1иитет (23) Приоритет по двлв1и имбргтеиий и втхрытий

Опубликовано! Т; (1!1.8> Бюллетень .%;3:3 (5З) УДК Я1 . .,"1 >,"(088. ) Дата опубликования описания О, 0!).Я2! с.. 1<1ди н Г .",-:„,.: . :

1, :. 1

E 2

11с-с с-.обозный:заочный зл гггcoI.eõTT I еский 1птгт(ттут сЯПЩК 1 (72) Автор изобретения (71) Заявитель (."1 1) УСТЕ (:11С П с 11 1, 1 М11с Ж1:.Н11Л

Изобретение относится к вычислительной технике и может быть использовано

IT быстродействутощих 11ВМ, процессорах специального назначения, в радио — и гидролокационной аппаратуре, а также в цифровых системах приема и передачи информации для вьптолнения операции умно>кения над массивами чисел, представленных В цифровом виде.

Известно устройство, содержащее

1Î первый и второй блоки элементов ИЛИ, регистр множителя, регистр множимого L1)

Недостатком данного устройства является то, что с увеличением числа разрядов операндов резко увеличивается объем оборудования 1 сложность технической реализации.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее регистр множимого, регистр множителя, блок памяти, причем информационные входы регистра множимого соединены соо1 ветственно с входами. ножимого угтройс.тва, информационные

:ьсоды ре1.истра множителя соединены с о. твс тственно с входами множителя устройства, BT.осады блока памяти являк гся ра;рядными выходами устройства#.

11едостатком известного устройства яв. жючся также большие затраты оборудования при увеличении разрядности оТТорандов.

1!ель изобретения — сокращение объс ь.а оборудования.

Поставленная пель достигается тем, гго г ус.тройство введены блок сра»пения, коммутатор, сумматор по модулю два, причем выходы (V -1) младших

1 азрядов рс гистра множимого сс>единены соответственно с входаьси первой грутпты блока сравнения и информационными входами первой группы коммутатора, информационные входы второй груттпы которого соединены соответственно с выходами (М-1) младших разрядов регистра множителя и с входами второй группы блока сравнения, прямой выход которогос1 <) 7<2 04 с:оединен с первым управляющим входом коллл< -гатора, BI Dpo?r у?1равлйющллй 13xoII которого соединен с инверсным выходом блока сравнения, выходы первой группы

КОММУтатОРа СОЕДИНс)НЫ СООтВЕтСтВЕНИО с адреснъ?ми входами пер»ой группы блока памяти, адресные входы второй 1 ру?ип1 которого соединены соответственно с

Вьеходями Второ!1 гpуппы KDMM QTopBt первый Вход сумматора ио модулю д»а II3 соединен r. выходом старшего разряда регистра множимого, а второй вход — с выходом старшего разряда регистра множителя, выход сумматора по модулю двя является - 31п1ко»ьIМ Выходол! устрОЙства.

11я чертеже представлена с.труктурияя схема иредлагаел:ого устройства, Устройст13о с:одержит ре! истр 1 мио-. жимогo, регистр 2 множителя, блох 3 сравнения, группу элементо» 1 И, гру1и!у элементов 5 И, группу элел!0?гтов 1. И, группу элема?гтов 7 И, г уииу элементс)В

8 ИЛИ, группу элеме)гто?< Я ИЛИ, блок

10 памяти, сумматор 11 ио модул!0 два, коммутатор 12.

Б устройстве информационные входы .Зегистра 1 множи.".ого с OårIèr!årrr сост— ветственно с входами множимого устройства, информационные входы регистра 2 множителя с-оединены соответственно с

3 rt) входами множителя устройства, яЬ)ходы блока 10 памят11 являк)тся разрядными выходами устройства, выходь1 (1<1-11 младших разрядов регистра 1 множимого соединены соответственно с входами первой группы блока 8 срявне1п<я и инфорЯ мационными Входами пер»ой группы коммутатора 1 2, информационные входы второй группы которого соединены соответственно с: выходами {N-1) младлв щих разрядов регистра 2 множителя 11 с выходами Второй группы блока 8 сравнения, прямой выход которого соедгплен с пер»ым упраелляюш?!лл Входом коммутатора

12, Второй управлялощий вход которого соединен с ин»ерсным выходом блока 3

45 сравне1гия, выходы первой группы коммутатора 12 соединены соответственно с адресными входами первой групп?я блока

10 палляти, адреснь)е входы второй группы которого соединснъ1 соответст»енно с выходами второй группы коммутатора 12, первый вход сумл!атора 11 по модулю два соединен с Выходом старшего ра 3Ф ряда регистра 1 множииогоо, а второй вход — с Выходом с:таршего регистра 2 множителя, «ыход сумма-,ора 11 rro модулю д»а являет<.я знакО»ьl) ВыхОдо" устро йс.т»а.

У<.тройотВО рабОтаот СЛ<-дуЮщИМ об1) азол)..

Исходнъ10 операнды м)1ожителя Х и множимогo У, пред<:тавлеиные в двоичном прямом код< с фиксиро?3с!?!И01! з:11111 той, записbr»BIîòñÿ соотвотст! сино . Н

t)BçpHärIûå регистры 1 и 2. Ирс деляел!

Х 1! У следу 1<3ЩИ .! 06pQ.юм: Х О{

{ сл, ч

Гдс. <3<. и P — 3нако»ыс . р<). 3! яды он с)1)!)н!Еоl) а х и > — к<оду?и! 0110Г)с!1<ДО), 1 1ри <"..!

ГДЕ 3С 1(<313Q?ill« i

H крайний слс)В

Модуль числО Х, и.<. .,Л<-1 ) лл:1! ди!и< рас)рядь? регистра 1 л ио> и! гс)ля, исс"<уиа т параллель!!ылл кодом iio и<)р»ые гpyrr!Ir:I

ВХ ОД 0 В 6;1 0 It Q ) р а » 11 е и ! я I 1" и<1) 0 13) лл я "Il r

ОННЬ<С ВХОДЫ i!0()1301! Г<Р )T ;!Ь1 I! .) Л

12. Моду!?ь <исля .с, т;... {Ь1-. 1 и . шие разряды реги< тра 2 .1.0:.+" ...,:,0<тупает парал11е!?ыыл< кс)пол .и! ) .:, .130

Вх с)дь1 6лОка 8 с) р яви с: и я, т я ?с?<«) информационные Входы и.- .: :. груп: ), ICOi

) .сли х 7 5, То выхОД 6!!0KB Dllp<Ч10)ля—

ЕТ Я СДИНИЧ?1ЫМ СОСТОЯНИЕМ.

Если ?< (3, тО выход блОкя Ои )едоляется нулевым состоянием.

1(огда сигнал управления определяется состоянием логической единицы, модуль числа Х с выходов элементо» 4 И через" элементы 8 И?ЛИ г)оступает в качестве первого адреса на первые адрес?ль10 входьr блока 10 памяти, а модуль числа У с выходов элементов 7 И через элементы

9 ИЛИ поступ ает в качес тве Второго адреса на вторые адресные входы 6ã.ока

10 памяти. Б случае, когда сигнал управления определяется состоянием логического нуля, модуль числа Х с выходов элементов 5 И через элементы 9 ИЛИ поступает на вторые адресные входы блока 10 памяти, а модуль числа У с выходов элементов 6 И через элементь1

8 ИЛИ поступает на первые адресные входы блока 10 памяти.

Знак результата произведения опредс ляется сумматором 11 по модул!0 два, на первый и второй входъ1 которого

v 5- >qq поступают знакогые с»с и р разряды исходнь»х операндов.

Блок 10 памяти представляет постоянное запоминающее устройство (ПЗУ), в ячейках памяти которого хранятся предварительно рассчитанные результаты произведений двух операндов, используемых в качестве исходных адресов.

Использование данной структуры при построении устройства для умножения позволяет в процессе умножения формировать больший из двух модулеи не первых входах блока 10 памяти, что влечет сокращение почти в две разе его емкости и объема оборудования. В доказательство можно рассмотреть пример перемножения двух операндов, модуль которых представлен трехразрядным двоичным числом. При подключении исходных операндов непосредственно к адресным вхо- 2О дем блока 10 памяти его емкость, а . соответственно и объем оборудования определяется числом слов произведений

Р = К (К вЂ” 1), где К = 2г- количество возмо>кных комбинаций из t -разрядного двоичного числа. Для r =3 в ПЗУ необходимо записать 56 слов по 6 разрядов каждое. Использование предлагаемого устройства позволяет исключить дублирование N результатов произведений, которое, например, возникаег в прототипе при перемножении двух модулей таким образом.

010х011 = 011x010, за счет постоянного формирования на одних из входов блока 10 памяти большего модуля. В результате в ПЗУ необходимо хранение только 8 p (p+ <

Е:Р=

Р= 40 слов того же формата, т,е. имеет место сокрешение оборудования.

Ф орл»ул е из о бретения устройство для умножения, содержащее регистр множимого, регис гр множи- 45 толя, блок памяти, причем информеционньц. входы регистра л»ножимого соединены соответственно с входом множимого устройства, инфорл»ац»гонные входы регистра множителя соеди»»е»»ы соответстг е»»но с входами множителя устройства, выходы блока пал»яти явля»отся разрядными выходами устройства, о т л и ч а ю ш е— е с я том, что, с целью сокраше»п»я объсм1 оборудования, в него введены блок срав»» ния, коммутатор, сумматор по модули два, причем выходы (Й вЂ” 1) младших разрядов регистра множимого соединены соответственно с входелп» первой группы блока сравнения и информеционнь»ми входами первой группы коммутаторе, информнционные входы второй группы которого соединены соответственно с выходал»и (˻— 1) мледш»»х разрядов регистра множителя и с входами второй группы блока с равнения, прямой выход которого соединен с первь»лл управляющим входом комл»утетора, второй управляющий вход которого соединен с инверсным выходол» блока сравнения, выходы первой группы кж»л»утеторе соединены соответственно с адреснь»ми входами первой группы блока памяти, адресные входы второй группы которого соединены соответственно с выхо— дами второй группы коммутатора, первый вход сумматора по модулю два соединен с выходом старшего разряда регистре множимого, а второй вход — с выходом старшего разряде регистра множителя, выход сумматора по модулю два является знаковым выходом устройства.

Источники информации, принятые во внимание при эксперт1»зе

1, Авторское свидетельство СССР

N 623204, кл. 0 06 Р 7/52, 1977.

2. Теория и применение математических машин. Под ред. Оранского А. М.

Минск, БГУ, 1972, с. 149 (прототип), 9 57204

Составитель Л. Медведева

Редактор В. Пилипенко Техред Е.Харитончик 1(орректор Г. Решетник

Заказ 6599/37 Тир аж 73 1 П одписное

ВНИИПИ Государственного комитета СССР по делам исобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. УФгород, ул. Проектная, 4