Полупроводниковое запоминающее устройство

 

Оll,ИСАНИЕ

ИЗОБРЕТЕНИЯ ., К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсмик

Соцналнстнческик

Республик

<>987679

I (61 ) Дополнительное к авт. свид-ву(22) Заявлено 06.01.81 (21) 3229691/18-24 с присоединением заявки ¹(23) Приоритет)ф ) М К 3.

G 11 С 11/40

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 0701.83. Бюллетень № 1 (53) УДК-681. 327.66 (088. 8) Дата опубликования описания 07.01 ° 83 (72) Автор изобретения

Э.Э. Тенк (71) Заявитель (54) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНИОЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано,для повышения быстродействия статических Зу.

Известны динамические запоминающие устройства (ЗУ), в которых осуществляется предварительный заряд шин накопителя, а при поступлении кода адреса все невыбранные шины разряжаются (13.

Однако для укаэанного устройства характерно недостаточное быстродействие при считывании, что связано с тем, что напряжение йредзаряда шин ниже напряжения источника питания на величину порогового напряжения транзисторов предзаряда.

Наиболее близким по технической сущности к предлагаемому является статическое Зу, содержащее адресные .усилители, дешифратор@ и накопитель.

В таком устрофстве в качестве нагрузочных транзисторов используются транзисторы с встроенным, каналом, что обеспечивает равенство уровня логической единицы напряжению источника питания (2).

Недостатком известного устройства является ограниченное быстродействие что связано с тем, что время заряда шин дешифратора и накопителя определяется сопротивлением нагрузочных транзисторов адресного усилителя и

:дешифраторов, однако величина нагрузочных транзисторов определяется параметрами ключевого транзистора, а размеры ключевых транзисторов накопителя и дешифраторов ограничены.

Кроме того, статическое Зу имеет ,большую мощность потребления..

Цель изобретения — увеличение быстродействия и снижение потребля45 емой мощности устройства.

Поставленная цель достигается тем, что полупроводниковое запоминающее устройство, содержащее адресные уси2р лители, выходы которых соединены с входами первого и второго дешифраторов, выходы которых соединены с соответствующими шинами выборки накопителя, допол(еительно содержит ключи, одни выходы которых соединены с шиной нулевого потенциала, дру" гие - с дополнительными выходами

° адресных усилителей, первого и второго дешифраторов и йакопителя., управляющие входы ключей являются управляющими входами устройства. I

987679

Кроме того, адресные усилители со- держат нагрузочные транзисторы, стоки которых подключены к шине питания, истоки соединены со стоками ключевых транзисторов и являются выходами усилителя, истоки ключевых 5 транзисторов объединены и являются дополнительными выходами усилителей,. затворы нагрузочных транзисторов являются соответствующйми управляющими входами усилителя. )0

При этом дешифраторы содержат ключевые транзисторы, истоки которых объединены, затворы объединены и являются входами дешифраторов, стоки соединены с истоками нагрузочных транзисторов, стоки которых подключены к шине питания, затворы нагрузочных транзисторов являются соответствующими управляющими входами дешифратора.

На фиг. 1 представлена блок схема предлагаемого устройства; на фиг.2 временные диаграммы, поясняющие его работу.

Устройство содержит адресные усилители 1, выход которых соединены с входами первого 2 и второго 3 дешифраторов, выходы которых соединены с соответствующими шинами накопителя 4, ключи 5, одни выходы которых соединены с шиной нулевого потенциала, 30 другие — с дополнительными выводами адресных усилителей 1, первого 2 и второго 3 дешифраторов и накопителя 4, а управляющие выводы 6-8 ключей 5 являются первыми управляющи- )5 ми выводами устройства.

Адресные усилители 1 содержат нагруэочные транзисторы 9, стоки которых подключены к шине 10 питания, истоки соединены со стоками ключевых 4О транзисторов 11 и являются выходами усилителя, истоки ключевых транзисторов 11 объединены и являются дополнительными выходами усилителей, а затворы 12 нагрузочных транзистофэв

9 являются соответствующими управляющими шинами.

Дешифраторы 2 и 3 содержат ключевые транзисторы 13, истоки которых объединены, затворы объединены и являются входами дешифратора, стоки соединены с истоками нагрузочных транзисторов 14, стоки которых подклю. чены к шине питания, а затворы 15 являются соответствующими управляющими шинами.

Устройство работает следующим образом.

В промежуток. времени, когда на инверсных выходах 12 и 15.источников импульсного напряжения действует вы- 6р сокий потенциал, а на пряьнх 6-8 -. низкий, происходит предварительный заряд адресных шин накопителя через нагрузочные транзисторы 14 и 9 с встроенным каналом до полного напря-, жения источника постоянного питания.

После подачи кода адреса на затворы ключевых транзисторов 11 адресных усилителей устанавливается высокий потенциал на прямом выходе 6 первого источника импульсного напряжения, в результате чего отпирается соответствукщий ключ 5 и происходит разряд соответствукщих адресных шин дешифаторов 2 и 3, т.е. на этих шинах станавливается логический нуль, Далее высокий потенциал устанавливается на прямом выходе 7 второго источника импульсного напряжения, что вы-: зывает отпирание соответствующего управлякщего ключа 5 и разряд невыбранных шин накопителя в соответствии с кодом на затворах ключевых транзисторов. Наконец, высокий потенциал на прямом выходе 8 третьего источника импульсного напряжения приводит, к отпиранию соответствующего управляющего ключа 5 и разряду при считывании логического нуля (или нераэряду при считывании логической единицы) выбранной шины накопителя через транзистор накопителя и транзистор, исток которого соединен с общей ши- ной 16.

Высокий потенциал на прямом выходе источника импульсного напряжения соответствует низкому потенциалу на инверсном выходе этого источника, т.е. на затворах соответствунщих нагрузочных транзисторов 9. Поскольку истоки этих транзисторов находятся под потенциалом предзаряда, близким к напряжению источника постоянного питания, а величина этого напряжения выше напряжения отсечки нагрузочных транзисторов 9, то последние запираются. Это обстоятельство создает хорошие условия для разряда соответ- ствукщих шин через ключевые транзисторы 11, работающие на начальном этапе разряда в пологой области стоковой характеристики. По мере Разряда напряжение на истоках нагрузочных транзисторов 9 падает и после того, как разность напряжений. между затвором и истоком достигает величины напряжения отсечки и нагрузочный транзистор начинает отпираться.

Таким образом, в предлагаемом устройстве необходимо выполнение соотношения крутизны ключевого и нагруэочного транзисторов, .как во всяком статическом устройстве, Однако импульс напряжения предзаряда, подаваеьаий на затвор нагрузочного транзистора, приводит. к резкому увеличению тока (пропорционален квадрату напрркения на затворе) заряда емкости нагрузки. Причем в отличие от динамических устройств нагруэочный транзистор имеет достаточно малое время . разряда адресных шин н шин нукопителя. Введение s устройство управля987679

Формула изобретения

IS ющих транзисторов позволяет свести к нулю активную мощность, потебляемую

ЗУ в течение времени предварительного заряда шин.

1. Полупроводниковое запоминакицее устройство, содержащее адресные .Усилители, выходы которых соединены с входами первого и второго дешифраторов, выходы которых соединены с . соответствующими шинами выборки накопителя, о т л и ч а ю щ е е с я тем, что, с целью .повышения быстродействия и снижения потрнбляемой мсщности, оно содеркит ключи, одци выходы которых соединены с шиной нулево-. го потенциала, другие — с дополни.тельными выходами адресных усилите- 2О лей первого и второго дешифраторов

t и наполнителя, управлякщие входы ключей являются управлякщими входами устройства.

2. Устройство по п. 1, о т л и - 25 ч а ю щ е е с я.тем, что адресные

ВИИППИ Заказ 10314/40 Гираж 592 Подписное

Филиал ППП "Патент", . г.ужгород,ул.Проектйая,4 усилители содержат нагруэочные транзисторы, стоки которых подключены к шине питания, истоки соединены со стоками ключевых транзисторов и являются выходами усилителя, истоки ключевых транзисторов: объединены и являются дополнительными выходами усилителей, затворы нагрузочных транзисторов являются соответствующими управлякщими входами усилителя.

3 ° Устройство по п.. 1, о т л и ч а ю щ е е с я тем, что дешифратора содержат ключевые транзисторы, истоки которых объединейы, затворы объединены и являются входами дешифраторов, стоки соединены с истоками нагрузочных транзисторов, стоки которых подключены к шине питания, затворы нагрузочных транзисторов являются соответствующими управляющими входами дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

В 788176, кл. G 11 С ll/40,24.01.79.

2. Однокристальный микропроцессор

К 586 В Е 1, КО.348 497745 (прототил) .