Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два регистра , два дешифратора первой ступени, дешифратор второй ступени, два блока элементов ИЛИ, шифратор результата, анализатор нулевых значений операндов, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго дешифраторов первой ступени, выходы которых сое,динены соответственно с первым и вторым входами дешифратора второй ступени , выход которого соединен с входами блоков элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами шифратора результата , третий вход которого соеди: ней с шиной задания режима работы устройртва, выходы., пер во го и второго регистров соединены соответственно с первым и вторым входами анализатора нулевых значений операндов, первый и второй выходы которого являются соответственно выходами нулевых .результатов умножения и сложения устройства , третий выход анализатора нулевых значений операндов соединен с четвертым входом шифратора результата , выход которого является выходом устройства, отличающееся тем, что, с целью расширения функциональных возможностей путем выполнения суммирования двух десятичных цифр и цифры входного переноса, оно содержит анализатор входного переноса, причем выходы первого и второго регистров подключены соответственно к первому и второму входам анализатора входного переноса, третий вход которого соединен с шиной входного i переноса устройства и третьим входом (О анализатора нулевых значений операндов , первый и второй выходы анализаторов входного переноса соединены соответственно с вторыми вкоцами первого и второго дешифраторов первой ступени, третий выход анализатора .входного переноса соединен с входом шифратора результата. 2. Устройство по п. 1, о т л ичающееся тем, что анализа- 00 тор входного переноса содержит два . элемента И, два элемента ИЛИ, присо чем первые входы первых элементов И и ИЛИ соединены с первым входом анализатора, вторые входы первых элементов И и ИЛИ соединены с выходом второго .элемента И, выходы первых элементов И и ИЛИ являются соответственно третьим и первым выходами анализатора, первые входы вторых элементов И и ИЛИ соединены с вторым входом анализатора, вторые входы вторых элементов И и ИЛИ соединены с третьим входом анализатора.

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧ ЕСНИХ

РЕСПУБЛИН (5в G 06 F 8

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3002700/18-24 (22) 10. 11. 80 (46) 30. 03. 83. Бюл. NÃ 12 (72) Е. И, Злотни к, В. П. Качков, Б. Г. Лысиков и О. Г. Стрелкова (53) 681. 325(088.8) (56) 1. Авторское свидетельство, СССР и 652560, кл ° G 06 F 7/52, 1979.

2. Прангишвили И.В. и др. Микроэлектроника и. однородные структуры для построения арифметических и логических устройств. M., "Наука",,,1967, с. 176-182.

Авторское свидетельство СССР

N 496555, кл. G 06 F 7/38, 1974 .(прототип). (54) (57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два регистра, два дешифратора первой ступени, дешифратор второй ступени, два блока элементов ИЛИ, шифратор результата, анализатор нулевых значений операндов, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго дешифраторов первой ступени, выходы которых сое;. динены соответственно с первым и вторым входами дешифратора второй ступени, выход которого соединен с входами блоков элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами шифратора результата, третий вход которого соединен с шиной задания режима работы устройства, выходы:,первого и второго регистров соединены соответственно с первым и вторым входами анализатора нулевых значений операндов, первый и второй выходы которого являются соответственно выходами нулевых

„„SU„„1008? 31 А результатов умножения и сложения уст ройства, третий выход анализатора нулевых значений операндов соединен с четвертым входом шифратора результата, выход которого является выходом устройства, отли чающее ся тем, что, с целью расширения функциональных возможностей путем выполнения суммирования двух десятичных цифр и цифры входного переноса, оно содержит анализатор входного переноса, причем выходы первого и второго ре. гистров подключены cooTветственно к первому и второму входам анализатора входного переноса, третий вход которого соединен с шиной входного переноса устройства и третьим входом анализатора нулевых значений операндов, первый и второй выходы анализаторов входного переноса соединены соответственно с вторыми входами перaora и второго дешифраторов первой ступени, третий выход анализатора входного переноса соединен с пя. тым -входом шифратора результата. Эвам

2. Устройство по и. 1, о т л и- 4ю ч а ю щ е е с я тем, что анализа- 4Р. тор входного переноса содержит два . QO элемента И, два элемента ИЛИ, причем первые входы первых элементов фф

И и ИЛИ соединены с первым входом ра анапизатора, вторые входы первых элементов И и ИЛИ соединены с выходом второго .элемента И, выходы первых элементов И и ИЛИ являются соответственно третьим и первым выходами анализатора, первые входы : вторых элементов И и ИЛИ соединены с вторым входом анализатора, вторые входы вторых элементов И и ИЛИ соединены с третьим входом анализатора, 1008731 яет ся выход второго элемента ИЛИ явл вторым выходом анализатора.

3. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что анализатор нулевых значений операндов содержит одиннадцать элементов И и элемент

ИЛИ, причем первый вход анализатора соединен с входами с первого по четвертый первого элемента И, второй вход анализатора соединен с входами второго элемента И с первого по четвертый, первый вход анализатора соединен с первыми входами элементов И с третьего по шестой, вторые входы которых подключены к выходу второго элемента И, второй вход анализатора соединен с первыми входами элементов И с седьмого по десятый,. вторые входы которых соединены с выходом первого элемента И, выходы первого . и второго элементов И соединены с входами элемента ИЛИ и одиннадцатого элемента И, третий вход анализатора соединен с пятыми входами первого и второго элементов И, выходы элемента ИЛИ и одиннадцатого элемента И являются соответственно первым и вторым выходами анализатора, выходы элементов И с третьего по де1

Изобретение относится к вычислительной технике и может быть использовано при построении десятичных арифметических.устройств.

Известно устройство для умножения 5 десятичных цифр, содержащее регистр множителя, блок формирования множимого, блок управления, дополнительный регистр, информационные входы которого соединены с информационными выходами младших тетрад блока формирования множимого, информационные входы старших тетрад которого подключе" ны к выходам дополнительного регистра, к управляющему входу которого подключен, пятый выход блока управления (lj, Недостатками известного устройства являются низкое быстродействие и малые функциональные возможности, обес >о печивающие выполнение только операции умножения. сятый являются третьим выходом анализатора.

4. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что шифратор результата содержит тринадцать элементов ИЛИ, восемь элементов И, элемент НЕ, причем выходы элементов И с первого по восьмой являются выходом шифратора, а их первые входы соединены соответственно с выходами элементов ИЛИ с первого по восьмой, первые входы которых соединены с первым входом шифратора, вторые входы элементов И с первого по третий соединены с первыми входами элементов

ИЛИ с девятого по тринадцатый, входом элемента НЕ и третьим входом шифратора, вторые входы элементов И с четвертого по восьмой соединены соответственно с выходами элементов

ИЛИ с девятого по тринадцатый, вторые входы которых соединены с вторым входом шифратора, третьи входы элементов ИЛИ с десятого по тринадцатый соединены с четвертым входом шифратора, пятый вход которого соединен с четвертым входом тринадцатого элемента ИЛИ, вторые входы элементов ИЛИ с четвертого по восьмой соединены с выходом элемента НЕ.

Известны также матричные устройства для умножения и сложения десятичных цифр,,каждое из которых содержит два дешифратора, матрицу элементов И и шифратор, причем входы дешифраторов подключены к соответствующим входам устройств, выходы шифраторов являются выходами устройств (21 .

Недостатками этих устройст в я вляются большие аппаратурные затраты, значительную часть которых составляют матрицы элементов И, а также узкая специали аиро ванност ь (выполнение либо только сложения, либо только умножения) .

Наиболее близким к предлагаемому по технической сущности является матричное вычислительное устройство, содержащее два регистра, два дешифратора, матрицу элементов И, два блока элементов ИЛИ, блока расстановки операндов, блок равенства операндов, 873 4 но выходами нулевых результатов умножения и сложения устройства, третий выход анализатора нулевых значе" ний операндов соединен с четвертым входом шифратора результата, выход которого является выходом устройства,. содержит анализатор входного пере" носа, причем выходы первого и второго регистров подключены соответственно к первому и второму входам анализатора входного переноса, третий вход которого соединен с шиной входного переноса устрой ст ва и трет ьи м входом анализатора .н улевых значений

I операндов, первый и второй выходы анализатора входного переноса соеди нены соответственно с вторыми входа:ми первого и второго дешифраторов первой ступени, третий выход анализатора входного переноса соединен с . пятым входом шифратора результата.

Поставленная цель достигается также тем, что анализатор входного переноса содержит два элемента И, два элемента ИЛИ, причем первые входы первых элементов И и ИЛИ соединены с первым входом анализатора вторые входы первых элементов И и ИЛИ соединены с выходом второго элемента

И, выходы первых элементов И и ИЛИ являются соответственно третьим и

l первым выходами. анализатора, первые входы вторых элементов И и ИЛИ coe" динены с вторым входом анализатрра, вторые входы вторых элементов И -и ИЛИ соединены с третьим входом анализатора, выход второго элемента ИЛИ является вторым выходом анализатора.

Кроме того, поставленная цель дости гается тем, что анализ атор нулевых значений операндов содержит одиннадцать элементов И:и элемент ИЛИ, причем первый вход анализатора соединен с входами с nepeoro по четвертый первого элемента И, второй вход анализатора соединен с входами второго элемента И с первого по четвертый, первый вход анализатора соединен с первыми входами элементов И с тре" тьего по шестой, вторые входы которых подключены к выходу второго элемента И, второй вход анализатора соединен с первыми входами злеивнтов .

И с седьмого по десятый, вторые вхо- ды которых соединены с выходом первого элемента И, выходы первого и второго элементов И соединены с входа" ьи элемента МЛИ и одиннадцатого элемента И, третий вход анализатора сое"

3 l00 два шифратора, причем выходы первого и второго ре ги стро в соединены соот вет ственно с входами первого и Второго . дешифраторов, выходы которых соединены с соответствующими группами входов блока расстановки операндов и блока равенства операндов, входы матрицы элементов И подключены к соответствующим выходам блока расстановки операн. дов, а выходы - к соответствующим 6 первым группам входов первого и второго блоков элементов ИЛИ, вторые группы входов которых. соединены с соответствующими выходами блока равенст ва опер андо в, а выходы пер вс: r --: второго блоков элементов 1 "-;:,-.:-..и-нены соответственно с вход.:::: первого и второго шифраторов выходы которых являются первой и второй группой выходов устройс т ва.- Дан ное устройство позволяет выполнять операции сложения и умножения десятичных цифр (31.

Недостатком данного устройства является выполнение в нем сложения двух «5 десятичных цифр без учета цифры входного переноса, что ведет к существенному увеличению аппаратурных затрат при построении многоразрядных десятичных устройств на его основе:

36

Цель изобретения - расширение функциональных возможностей устройства путем выполнения операции суммирования двух десятичных цифр и цифры входного переноса.

Поставленная цель достигается

55 тем, что вычислительное устройство, содержащее два регистра, два дешифратора первой ступени, дешифратор второй ступени, два блока элементов ИЛИ, 46 шифратор результата, анализатор нулевых значений операндов, причем выхо.ды первого и второго регистров соединены соответственно с первыми .входа. ми первого и второго дешифраторов первой ступени, выходы которого соедине15 ны соответственно с первым и вторым входами дешифратора второй ступени, выход которого соединен с входами блоков элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами шифратора результата, третий вход которого соединен с ши" ной задания режима работы устройства, выходы первого и второго регистров соединены соответственно с первым и вторым входами анализатора нулевых значений операндов, первый и второй выходы которого являются соответственФ

5 10 динен с пятыми входами первого и второго элементов И; выходы элемента

ИЛИ и одиннадцатого элемента И являютсяя соот ветст венно пер вым и вторым выходами анализатора, выходы элементов И с третьего по десятый являются третьим выходом анализатора.

Помимо этого, поставленная цель достигается тем, что шифратор результата содержит тринадцать элементов

ИЛИ, восемь элементов И, элемент НЕ, причем выходы элментов И с первого по восьмой являются выходом шифратора, а их первые входы соединены соответственно с выходами элементов

ИЛИ с первого по восьмбй, первые входы которых соединены с первым входом шифратора, вторые входы элементов И с первого по третий соединены с первыми входами элементов ИЛИ с девятого по тринадцатый, входом элемента

HEi и третьим входом шифратора, вторые входы элементов И с четвертого по восьмой соеди нены соот ветст венно с выходами элементов ИЛИ с девятого по тринадцатый, вторые входы которых соединены с вторым входом шифратора, третьи входы элементов ИЛИ с десятого по тринадцатый соединены с четвертым входом шифратора, пятый вход которого соединен с четвертым входом тринадцатого элемента ИЛИ, вторые входы элементов ИЛИ с четвертого по восьмой соединены с выходом элемента НЕ.

На r ° 1 изображена структурная схема вычислительного устройства," на фиг ° 2 - функциональная схема анализатора входного переноса, на а фиг. 3 - функциональная схема анализатора нулевых значений операндов, . на фи г. 4 — фун кциональная схема шифратора результата.

Вычислительное устройство содержит первый и второй регистры 1 и 2, первый и второй дешифраторы 3 и 4 первой ступени, дешифратор 5 второй ступени, блок 6 элементов ИЛИ операции умножения, шину 7 входного переноса, анализатор 8 входного пере. носа, анализатор 9 нулевых значений операндов, блок 10 элементов ИЛИ операции сложения и шифратор 11 результата.

Анализатор 8 входного переноса содержит первые элементы И и ИЛИ 12 и 13 и вторые элементы И и ИЛИ 14 и 15.

08731 6

15 го

25 зо

35 ао

Анализатор 9 нулевых значений операндов содержит элементы И с первого по шестой 16-21, элемент ИЛИ 22, а также элементы И с седьмого по одиннадцатый 23-27.

Шифратор 11 результата содержит элементы ИЛИ с первого по тринадцатый 28-40, элемент НЕ 41 и элемент И с первого по восьмой 42-49.Четырехразрядные регистры 1 и 2 предназначены для хранения десятичных цифр. Блок 6 элементов ИЛИ операции умножения служит для уменьшения затрат оборудования на преобразование произведения, представленного в унитарном коде, в двоично-десятичный код. Он содержит элементы

ИЛИ, при помощи которых объединяются выходы дешифратора 5 второй ступени, порождающие одинаковые результаты умножения. Блок 10 элементов

ИЛИ опер ации сложени я служи т для уменьшения затрат оборудования на преобразование суммы, представленной в унитарном коде, в двоично-десятичный код. Он содержит элементы ИЛИ, при помощи которых объединяютcsl выходы элементов и дешифратора 5 второй ступени, порождающие одинаковые результаты сложения двух десятичных цифр.

Блок 6 и 10 элементов ИЛИ представляют собой первые ступени шифраторов цифр произведения и цифр суммы соответственно, второй ступенью которых являются элементы ИЛИ шифратора

11 результата, при помощи которых формируются двоичные цифры результатов умножения и сложения и цифра переноса в следующий десятичный разряд.

Анализатор 8 входного переноса предназначен для анализа младших двоичных цифр первой и второй десятичных тетрад при наличии и отсутствии входного переноса. Анализатор

9 нулевых значений операндов предназначен для проверки на равенство нулю операндов и выработки результата и соответствующих признаков при равенстве нулю одного или двух операндов. Шифратор 11 результата предназначен для формирования результата операции умножения или сложения в зависимости от состояния управляющей шины.

Устройство работает следующим образом.

7 1008731 8

Х4 2,=Х4ч ХВ- Х ---1; редст авляющие де- Z>=X8v Х> =1 °

1 оичном коде постуЕ иничный сигнал с выхода элемента ИЛИ 13 поступает на вход младшего разряда первого дешифратора 3 х егистров 1 и первой ступени, а с выхода элемента воичные

ИЛИ 15 - на вход младшего разряда второго дешифратора 4 первой ступени. ервый и второй ром 8 входного переноса при условиях. Х =1, X =0. д которого по ши- ях 4 8

В четвертом режиме входной перенос Х =1, младшая двоичная цифра оса поступает циф-!

9 первои десятичной тетрады. X4=1, млад. схе ма ан а ли з ат ор а шая двоичная цифра второи десятичной тетрады X — — 1. Выходные сигналы, а работает в четыреализуемые айализатором 8 имеют входной перенос що следующий вид:

2(=Х, Х Х,=О;

Исходные т ет рады

: и Х5ю Хб, Хув Хц, ся ичные цифры в дв пают соот вет ст вен но

ro и второго входнь

2, с выходов которы цифры операндов Х

Х7 поступают соотве первого и второго д первой ступени, а мл цифры обеих тетрад соответственно на и входы анализатора 8 носа, на третий вхо не 7 входного перен ра входного перено

Комбинационная

8 входного перенос рех режимах-.

В первом режиме

X =0. В этом случае анализатор входного переноса вырабатывает следующие си гналы: г, =Х . Xg Х =0; г =X„vX8 Х,=Х;

Z =X8vX =Xg, С выхода элемента ИЛИ 13 анализатора 8 входного переноса младшая двоичная цифра первой десятичной тетрады Х поступает на вход младшего раз1 ряда первого дешифрат.ора 3 первой ступени, а с выхода элемента ИЛИ 15 младший двоичный разряд второй десятичной тетрады ХВ поступает на вход млад35 шего разряда второго дешифратора- 4 первой ступени.

Во втором режиме входной перенос

Х =1 (младшая двоичная цифра первой десятичной тетрады), Х,! =О (Младшая

4о .двоичная цифра второй десятичной тетрады), Х8=1. Анализатор 8 вырабатывает следующие сигналы:

z1 ="4 Хв Хе=О =Х ч Xg ° Х9 — О; 45

2 =ХВчХ, =1.

Единичный сигнал с выхода элемента ИЛИ 15 анализатора 8 входного пе" реноса поступает на вход младшего разряда второго дешифратора 4 первой ступени, В третьем режиме входной перенос

Х =1, младшая двоичная цифра первой десятичной тетрады X =0, младшая двоичная цифра второй десятичной тет- 55 . рады X8=1. Анализатор 8 входного пе" реноса реализует следующие сигналы:

Z<--х4 ХВ Ху=!

Хв X = 1

Z)=X8vXq=1 °

Единичный сигнал с выхода элемента И 12 анализатора .8 входного пере. носа поступает на сост вет ст вующи и вход элемента ИЛИ 40, формирующего цифру младшего разряда суммы с выхода элемента ИЛИ 13 единичный сигнал поступает на вход младшего разряда первого дешифратора 3 первой ступени, с выхода элемента ИЛИ 15 анализатора 8 входного переноса единичный сигнал поступает на вход младшего разряда второго дешифратора 4 первой ступени.

Одновременно с подачей сигналов на входы анализатора 8 входного переноса с входных регистров 1 и 2 цифры исходных тетрад и цифра входного переноса поступают на соответствующие входы анализатора 9 нулевых значений операндов. При этом, если первая десятичная тетрада нулевая и отсутствует входной перенос, то на выходе элемента И 16 с инверсным входом для сигнала переноса появляется единичный сигнал и разрешается передача второй десятичной.тетрады через элементы И 23-26 на соответствующие входы элементов ИЛИ 37-40, формирующих цифры разрядов суммы. Если вторая десятичная тетрада нулевая и отсутствует входной перенос, то на выходе элемента И 17 появля" ется единичный сигнал и разрешается передача первой десятичной тетрады .- через элементы И 18-21 на соответ9 10 ствующие входы элементов ИЛИ 37-40, формирующих цифры. разрядов суммы.

В этих случаях функция 0 на выходе элемента ИЛИ 22 (фиг. 3) принимает единичное значение, что .соответствует выработке признака нулевого результата умножения. Зтот признак поступает на соответствующий управляющий вход приемника результата как осведомительный сигнал.

В случае, если обе десятичные тетрады нулевые и отсутствует входной перенос, на выходе элементов

И 16 и 17 появляются единичные сиг-. налы и соответственно сигнал 0 на выходе элемента И 27 принимает единичное значение, что соответствует выработке признака нулевого результата сложения, который поступает на соответствующий управляющий вход приемника результата.

С выходов первого и второго дешифраторов 3 и 4 первой ступени девятиразрядные слова в унитарном коде (то есть дешифраванные цифры от l до 9) поступают на входы дешифра" тора 5 второй ступени, с выхода которого слова в унитарном коде подаются на входы блоков 10 и 6 элементов ИЛИ, с выходов которых одинаковые результаты сложения и умножения двух десятичных цифр в унитарном коде поступают соответственно на информационные входы элементов ИЛИ 3640 и 28-35 шифратора 11 результата.

Устрой ст во работает s двух реж имах: сложения и умножения.

В режиме сложения на управляющий вход шифратора 11 результата поступает нулевой сигнал, который подается на один из входов каждого элемента в линейке элементов ИЛИ 36-40, формирующих цифры суммы, не внося никаких изменений в режимных работах. Одновременно этот we сигнал подается на выходные элементы И 42-44, перекрывая выходные цепи трех старших цифр результата, не нужных в режиме сложения. После инвертирования на элементе HE 41 отрицание этого сигнала поступает на один.,из входов каждого элемента в линейке элементов ИЛИ 3108731 l0

36

35 ю

35, формирующих пять младших цифр произведения. В результате этого на выходе этих элементов ИЛИ порождаются единичные сигналы, что равносильно прерыванию выходных цепей пяти младших цифр произведения. .Единичные сигналы поступают на входы выходных элементов И 45-49, на другие входы которых поступают цифры суммы с элементов ИЛИ 36-40.

Таким образом, пятиразрядная сумма (двоичная тетрада и сигнал переноса в следующую тетраду) будет выдана с линейки выходных элементов И 4249 на соответствующие информационные входы приемника результата.

В режиме умножени я на управляющий вход шифратора 11 результата подается единичный сигнал, который, поступая на один из входов каждого элемента в линейке элементов ИЛИ 36-48 фактически прерывает их работу, порождая на их выходах единичные сигналы. Одновременно этот же сигнал подается на выходные элементы И 4244, подготавливая их к приему и выдаче трех старших цифр произведения с элементов ИЛИ 28-30..Единичные сигналы с элементов ИЛИ 36-40 поступают на входы выходных элементов .

4g-49, подготавливая их к приему и выдаче пяти младших цифр произведения с элементов ИЛИ 31-35. Таким образом, восьмиразрядное произведение (две двоичные тетрады) будет выдано с линейки выходных элементов И 42-49 на выходы устройства, а с них — на соответствующие информационные входы приемника результата.

Зффективность предлагаемого вычислительного устройства по сравнению с известными заключается в рас" ширении функциональных возможностей путем выполнения операции суммирования десятичных цифр и цифры вход-. ного переноса, что позволяет строить на его .основе многоразрядные десятичные арифмети ческие устройства, обладающие более высоким быстродействием и требующие меньших аппаратурных затрат для реализации, 1008731

Мариеииину резульлолэа

1008731

1008731

S7) (на М) но N)

Vt (на S7) 1008731

ВНИИПИ Заказ 2339/59 Тираж 704 Подписное филиал Wll "Патент", г. Ужгород, ул. Проектная, 4