Устройство для арифметической и логической обработки двоичных и двоично-десятичных @ -разрядных чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

«»962922 (61) Дополнительное к авт. свид-ву— (22) Заявлено 16.06,80 (2! ) 2942870/18-24 (51)AA К„з

С 06 F 7/38 с присоединением заявки ¹â€”

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

)$3)УДК 681.3 (088.8) Опубликовано 30.09.82.Бюллетень № 36

Дата опубликования описания 30.09. 82

В.Д. Козюминский, В.A. Мищенко, A.H. Семаш о и A.Â. Гурьянов (72) Авторы изобретения. (71) Заявитель (54) УСТРОЙСТВО ДЛЯ АРИФМЕТИЧЕСКОЙ И ЛОГИЧЕСКОЙ

ОБРАБОТКИ ДВОИЧНЫХ И ДВОИЧНО-ДЕСЯТИЧНЫХ и-РАЗРЯДНЫХ ЧИСЕЛ

Изобретение относится к вычислительной технике и может использоваться при построении устройств обработки цифровой информации в ЭВМ.

Известно устройство для сложения двоично-десятичных кодов, содержащее сумматоры, схемы переноса и коррекции (1,).

Недостатком устройства является то, что оно не реализует операций сложения двоичных кодов и логических операций.

Наиболее близким по технической сущности к предлагаемому является устройство для арифметической и логической обработки двоичных чисел, каждый разряд которого содержит информационные входы и два входа переноса, выход результата и два выхода переноса, управляющие входы, элементы И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ” выходва мультиплексора, управляющие входы которых попарно объединены и подключены к информационным входам уст.ройства, информационные входы муль-. типлексоров являются управляющими входами устройства. Выход первого мультиплексора соединен с первыми входами первого и второго элементов И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и 30 второй вход которого соединен с.вторым входом первого элемента И и выходом третьего элемента И, входы которого попарно объединены с входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ т и подключены к входам переноса разряда. Выход второго элемента ИСКЛЮЧАЮЩЕЕ,ИЛИ соединен с вторым вхо- дом второго элемента И и первым входом четвертого элемента И и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и подключены к выходу второго мультиплексора и третьему входу второго элемента И, выход которого соединен с третьим входом первого элемента ИСКЛЮ-, ЧАЮЩЕЕ ИЛИ соединен с вторым вхо-. входом первого элемента ИЛИ, другой вход которого соединен с выходом четвертого элемента И. Выходы второго элемента ИЛИ подключены к выходам первого и второго элементов И.

Выходы элементов ИЛИ являются выходами переноса, а выход третьего элемента ИСКЛЮЧАГЗЩИЕ ИЛИ вЂ” выходом результата устройства (2).

Устройство путем настройки реализует любые математические операции обработки двоичньгс чисел типа

F„(X„Х„) + F {Xa —. Х„) + Г (Х„962922

Устройство кроме операций двоичной арифметики выполняет и операции десятичной арифметики.

На фиг.1 представлена схема тетрады устройства для n = 3; на фиг.2схема разряда .устройства для n = Зу на фиг.3 — схема блока коррекции; на фиг.4 - схема мультиплексора для n = 3..

Схема тетрады (фиг. 1) устройства для арифметической и логической обработки двоичных и двоично-десятич3S ных чисел содержит схемы 1-4 разрядов, блок 5 коррекции, информационные входы 6 — 17, входы 18 — 20 переноса, выходы 21 — 24 результата, выходы 25 — 2„7 переноса, группы уп4Q равляющих входов 28.

Схема разряда устройства (фиг.2) содержит мультиплексоры 29 и 30, элементы И 31 — 35, ИЛИ 36 — 37, ИЕ 38, сложения по модулю два 39

45 41, информационные входы 42 — 44; входы 45 и 46 переноса, группы управляющих входов 47 и 48, выходы 49 и 50 переноса, выход 51 результата.

Блок коррекции (фиг.3) содержит триггер 52, элементы ИЛИ 53 и 54, И 55,входы 56-60 и выход 61.

СхЕма мультиплексора (фиг.4) содержит элементы И 62 — 69, ИЛИ 70, НЕ 71 — 73, управляющие входы 74

76, информационные входы 77 — 84 и выход .85.

В схеме тетрады устройства (фиг.1) выходы переноса i ãî разряда подключены к входам переноса (1 + 1)-го и (+ 2)-zo разрядов. Выходы резуль60 тата 2-го, 3-ro и 4-го разрядов подключены к входам блока 5 коррекции, к четвертому входу которого подключен выход сигнала переноса из старшего разряда тетрады. На информаци65 онные входы 6 — 17 тетрады подаются

X„), где Г (Х „— Х„) — произволь-. ные логические операции функции и переменных над операндами X«X,..., Хп.

Недостатком устройства является то, что оно не реализует операций десятичной арифметики над двоичнодесятичными кодами.

Цель изобретения — расширение области применения путем реализации в устройстве операций десятичной арифметики. .Поставленная цель достигается тем, что устройство для арифметиi ÷åñêoé и логической обработки двоичных и двоично-десятичных и-разрядных чисел, каждый разряд которого содержит два мультиплексора, четыре элемента И и.два элемента ИЛИ, три элемента сложения по модулю два, причем информационные входы мультиплексоров подключены к управляющим входам устройства, управляющие входы мультиплексоров попарно объединены и подключены к информационным входам данного разряда устройства, выход первого мультиплексора соединен с первыми входами первого и второго элементов И и первого элемента сложе ния по модулю два, второй вход которого соединен с вторым входом первого элемента И и выходом третьего элемента И, входы .которого попарно объединены с входами второго элемента сложения по модулю два и подключены к входам переноса из (i - 1)-ro и (1 — 2)-ro разрядов устройства соответственно (i = 1,..., n), выход второго элемента сложения по модулю два соединен с первыми .входами четвертого элемента И и третьего элемента сложения по модулю два, вторые входы которых объединены и подключены к выходу второго мультиплексора и второму входу второго элемента И, выход первого элемента ИЛИ является выходом переноса i-ro разряда, первый вход первого элемента ИЛИ соединен с выходом первого элемента И, выход второго элемента ИЛИ является выходом переноса в (i + 1)-ый разряд, а его входы соединены с выходами:первого элемента сложения по модулю два и выходом четвертого элемента И, выход третьего элемента сло жения по модулю два является выходом результата данного разряда, в каждый л -й разряд устройства введены элемент НЕ и пятый элемент И, а каждая тетрада разрядов устройства включает блок коррекции, причем в

1-м разряде устройства второй вход первого элемента ИЛИ соединен с выходом пятого элемента И, первый .вход которого соединен с. выходом второго элемента сложения по модулю два, а второй вход — с выходом второго элемента И и входом элемейта ИЕ, выход которого соединен с третьим входом четвертого элемента И, входы блока коррекции подключены к выходам результатов трех старших разрядов тетрады устройства и выходу переноса из старшего разряда тетрады устройства соответственно, выход блока коррекции подключен к информационным входам второго и третьего разрядов тетрады устройства.

Кроме того, блок коррекции содер-жит триггер, элементы И и ИЛИ, входы первого элемента ИЛИ подключены к первому и второму входам блока соответственно, а выход соединен с первым входом элемента И, второй вход которого соединен с третьим входом блока, выход элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подклюнен к четвертому входу блока, выход второго элемента ИЛИ соединен с единичным входом триггера, выход которого яв;ляется выходом блока

962922

Таблица 1

А;

0 разряды обрабатываемых чисел A и В, а также сигнал с выхода схемы блока коррекции, для чего выход блока коррекции подключен к третьим информационных входам 2-го и 3-ro разрядов, а на соответствующие входы 1-го и 4-го разрядов тетрады подается нулевой сигнал, в результате чего в качестве третьего операнда в тетраде является код 0110.

Входы настроек каждого разряда подключены к группам управлякидих входов 28 устройства.

В схеме разряда устройства (фиг.2) информационные входы мультиплексоров 29 и 30 подключены к группам управляющих входов 47. и 48, а их управляющие входы попарно объединены и подключены к информационным входам 42 — 44 разряда. Выход мультиплексора 29 соединен с входами элементов И 32 и 34 и входом элемента 40 сложения по модулю два. Вторые входы элементов 32 и 40 подключены к выходу элемента И 31, входы которого попарно объединены с входами элемента 39 сложения по модулю два и подключены-к входам .45 и 46 переноса. разряда. Выход элемента 39 соединен с входами элементов И 33 и

35 и входом элемента 41 сложения по модулю два, выход которого является выходом 51 результата разряда. Вто рой вход элемента 41 подключен к входам элементов 34 и 35 и выходу мультиплексора 30. Выход элемента И

3 соединен с входом элемента И 33 и входом элемента НЕ 38, выход которого соединен с входом элемента И . 35. Входы элементов ИЛИ 36 и 37 подключены соответственно к выходам элементов 32, 33 и 35, 40, а выяоды элементов 36 и 37 являются выходами 49 и 50 пепеносов из схема разряда.

В блоке коррекции (фиг. 3) вход установки триггера 52 в единичное состояние соединен с выходом элемента ИЛИ 53, один вход которого является входом 46 блока операции, а другой его вход соединен с выходом элемента И 55, первый вход которого является входом 57 блока, а его другой вход соединен с выходом элемента ИЛИ 54, входы которого являются

l0 входами 58 и 59 блока коррекции. Выход триггера является выходом 61 блока коррекции, а его вход установки в нуль является входом 60 блока коррекции.

15 Устройство для арифметической и логической обработки двоичных и двоично-десятичных чисел работает следующим образом.

Щ На информационные входы 42 - 44 разряда устройства (фиг.2) подаются одноименные разряды А, В.и К операндов А, В к К, а на входы 45 и

46 — сигналы переноса Р; „и Р,".1 соответственно из (i — 2) -ro и (1 - 1) -го разрядов устройства. С выхода 51 разряда устройства снимается сигнал результата выполняемой математической операции, а с выходов 49 и

50 — сигналы Р; и Р; 1 переноссв в (i + 1)-й и (i + 2)-й разряды устройства соответственно. Настройка устройства на выполнение требуемой математической операции типа F„(A, В, К)+ F<(A,В,К)1

+ Г (A, В; К) осуществляется с помощью сигналов настройки U 1 — U> и

0 9 — 016 ° подаваемых на группы управляющих входов 47 и 48 мультиплексоров 29 и 30 соответственно.

Рассмотрим работу устройства на ® .примере выполнения операции S (АчВ) + (A B) + К, таблица истинности для которой приведена в .табл. 1.

962922 () (((I

1 О

0

0

0

0

0

Для выполнения .устройством данной математической операции мультиплексор 29 настраивается на реализацию в нем логической функции Р, иэ таблицы истинности при значениях входных сигналов переноса. Pj.q

Р О, а мультиплексор 30 — на реализацию логической функции сиг.нала таблицы истинности при этих же

Продолжение табл. 1

r значениях входных сигналов переноса Р„„и Р, .

Как следует из схемы мультиплек4© сора (фиг.4), для его настройки на соответствункяую логическую фучкцию трех аргументов, подаваемых на его управдяющие входы, достаточно двоичный код этой логической функции

6$,иэ таблицы истинности подать в каче962922

10 даве сигналов настройки на соответствующие информационные входы муль-. типлексора, используемого в схеме устройства как управляющие входы.

В устройстве для реализации мультиплексором 29 логической функции сигнала Р необходимо двоичный код логической функции этого сигнала

Р 00010111 подать в качестве сиг»

1 налов настройки U - U8 на группу управляющих входов 47 разряда устройства. Соответственно, код логической функции сигнала S. подается для наt стройки мультиплексора 30 в качестве управляющих сигналов U9 — U<< на группу управляющих входов 48 устройства. При Р „ + Р, > = 1 на выходе логического элемента 39 появляется сигнал "1", который инвертирует выходной сигнал S и открывает элемент И 35 - в результате на выходах

49 и 50 устройства. формируются сигналы Р{ и S;, соответствующие таблице HcTHнности операции при наборах входных сигналов переноса,P„„, g > "1 ." ".1 >..

Кроме того, в этом случае при

Р„ = S = 1 в схеме с помощью элемента И 33 формируется выходной сиг. нал Р„1.При выходных сигналах.

Р„ „ = P; 1 = 1 в устройстве происходит формирование с помощью элементов И 31 и 32, ИЛИ 36 сигнала переноса P „, соответствующего таблице истинности выполняемой операции для данных значений сигналов Р .< и Р; а также Формирование сигналов Р; и S.

Аналогично устройство работает при выполнении любых друг {ах математических операций указанного типа.

Как следует из анализа работы схемы разряда, для настройки устройства на выполнение требуемой математической операции иэ числа реализуеьих достаточно настроить мультиплексоры 29 и 30 схемы разряда на реализацию логических функций сигналов

P- и S соответственно, полученных

\ по таблице истинности операции при сигналах Р; „ = Р => = О. Эти функции легко получить по таблице истинности реализуемой операции, составляемой без учета сигналов переноса

P и Р; > . Например, для рассмат(- 1 риваемой математической операции

S = (AvB) + AB + К таблица истинности выглядит следующим образом

Таблица2

0 0

1 0

Продолжение табл. 2

1 Г

1 1

0 1 1

1 0

t0 1 0

1 1

1 0

В целом схема устройства позволя- . ет реализовать выполнение любых последовательностей логических операций с одновременным арифметическим сложением результатов этих операций типа F (A, В, К) + Р (А, В, K) +

+ F (А, 8, К) . При этом в качестве операндов К в схеме тетрады устройства используется двоичный код К =

0110, который подается на информационные входы тетради при формировании на выходе блока 5 коррекции единичного сигнала коррекции. Если

30 сигнал коррекции на выходе блока 5 равен нулю, то и значение операнда коррекции I(также равно нулю для всех разрядовотетрады, что обеспечивается соответствующим подключением вы35 хода блока коррекции к информационным входам разрядов тетрады. Поэтому, если схемы мультиплексоров настроены таким образом, что реализуют логические функции сигналов P, и S< так,,щ что они являются независимыми от зна. чений сигналов К, подаваемых на входы i-ro разряда, то в схеме устройства выполняются математические операции типа F„(A, 8) + Г (А, В) +

+ F3{A 8). Ра6оТа блока коррекции в этом случае не влияет на результат выполняемой операции, поэтому ука» занные математические операции являются операциями двоичной арифметики.

Если же в схеме устройства выполняются операции типа F„(A, В) +

+ F<(A, 8) + К, то при формировании на выходе блока 5 коррекции сигнала коррекции к результату операции ти" па F„(A, В) + Г1(А, В) прибавляется константа коррекции К = 0110. Это разрешает выполнять указанные операции как операции десятичной арифметики, выполняемые над двончно-деся60 тичными кодами и и В.

Блок коррекции -(фиг.3) формирует выходной сигнал, равный "1", если результат операции больше 9 или, если был перенос из старшего разря65 да тетрады Рд ° Для этого сигналы

962922

Р4, S4, S>, Sz подаются соответственно на входы 56 — 59 блока коррекции. В результате при условии

Ч = Р4 Q(S

"1". Перед выполнением операций десятичной арифметики триггер 52 должен устанавливаться в нулевое состояние, для чего на вход 60 схемы коррекции подается сигнал "0" установки триггера в начальное состоя° ние.

Таким образом, схема устройства для арифметической и логической обработки двоичных и двоично-десятичных чисел при п о о3 реализует путем настройки следующий набор математических операций: а) операции двоичной арифметики типа Г (A, «R) + Г (а, В) + F>(A, В); б) операции десятичной арифметики типа F„(A, 8) + Fz (A, В) над двоично-десятичйыми кодами операндов А и B при этом схема устройства настраивается на выполнение операций типа F (А, 8) + Fg(A, В ) + К либо

F4(A, В) + Г (А, В) + T).

Аналогично схема устройства работает и при числе операндов п 3.

При этом в качестве одного из операндов, как и в рассмотренной схеме, выступает константа К = 0110 коррекции результата при выполнении операций десятичной арифметики.

1аким образом, предлагаемое устройство кроме операций двоичной арифметики реализует и операцни десятичной арифметики, что расширяет область его применения.

Формула изобретения

1. Устройство для арифметической и логической обработки двоичных и двоично-десятичных и -разрядных чисел, каждый разряд которого содержит. два мультиплексора, четыре элемента И и два элемента ИЛИ, три элемента сложения по модулю два, причем информационные входы мультиплексоров подключены к управляющим входам устрОЙства, управляющие входы мультиплексоров попарно объединены и подключены к информационным входам данного разряда устройства, выход первого мультиплексора соединен с первыми входами первого и второго элементов И и первого элемента сложения по модулю два, второй вход которого соединен с вторым входом первого элемента И и выходом третьего элемента И, входы которого попарно обЪединены с входами второго элемента сложения по модулю два и подключены к входам переноса из (- 1)-го и (i- 2)-го разрядов устройства соответственно

tO

15 (1 = 1,..., n) выход второго элемента сложения по модулю два соединен с первыми входами четвертого элемента И и третьего элемента сложения по модулю два, вторые входы которых объединены и подключены к выходу второго мультиплексора и второму входу второго элемента И, выход первого элемента ИЛИ является выходом переноса -го разряда, первый вход первого элемента ИЛИ соединен с выходом первого элемента И, выход второго элемента ИЛИ является выходом переноса в (+ 1) -ый разряд, à pro входы соединены с выходами первого элемента сложения по модулю два и выходом четвертого элемента И, выхсд третьего элемента сложения по модулю два является выходом результата данного разряда, о т л и ч а ю щ е е с я тем, что; с целью расширения области применения за счет реализации в устройстве операций десятичной арифметики, в каждый -й разряд устройства введены элемент НЕ и пятый элемент И, а каждая тетрада разрядов устройства включает блок коррекции, причем в

1-м разряде устройства второй вход первого элемента ИЛИ соединен с выходом пятого элемента И, первый

ЗО вход которого соединен с выходом второго элемента сложения по модулю два, а второй вход — с выходом . второго элемента И и входом элемента НЕ, выход которого соединен с третьим входом четвертого элемента И, входы блока коррекции подключены к выходам результатов трех старших разрядов тетрады устройства и выходу переноса иэ старшего разряда

46 тетрады устройства соответственно, выход блока коррекции подключен к информационным входам второго и третьего разрядов тетради устуойства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок коррекции содержит триггер, элементы И и ИЛИ, входы первого элемента ИЛИ подключены к первому и второму входам блока соответственно, а выход соединен с первым входом элемента И, второй вход которого соединен с тре тьим входом блока, выход элЕмента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к четвертому входу блока, выход второго элемента ИЛИ соединен с единичным входом триггера, выход которого является выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Шигин А.Г. Цифровые вычислительные машины. N., "Энергия", 1971, с. 48, рис. 9.40.

2 ° Авторское свидетельство СССР по заявке Р 2855489/18-24, Ы кл. G Об F 7/38, 1979 (прототип).

962922 4 4Ф /

C f

Р4-г $р

ФЬг. р

ВНИИПИ Закаэ 7513/68

Филиал ППП "Патент", r.

Тираж 731 Подписное

Ужгород, ул.Проектная,4