Специализированный процессор

 

1. СПЕЦИАЛИЗИРОВАННЫЙ ПРОЦЕССОР , содержащий входной, регистр., счетчик порядка, сдвигатель, первое 1 и второе запоминающие устройства .: коэффициентов аппроксимирующего поли .нома, множительное устройство, сум/матор , регистр .функции, группу элементо И и выходной регистр, причем первая группа входов входного ре.-гистра подключены к входам мантиссы , аргумента процессора, первая группа выходов этого регистра соединена с информационными входами .сдвигате- / ля/ вторая группа выходов входного регистра соединена с адресными вхсэдами первого запоминающего устройства коэффициентов аппроксимирующего . полинома, выходы которого подключе ны к первой группе входов множитёл.ьного устройства, выходы которого подключены к входам первого слагаемого сумматора, выходы которого подключены ко второй группе входов входного регистра и информационным входам регистра функции, выходы которого соединены с информационными входами выходного регистра и первьа 1и входами элементов И группы, выходы которых . соединены со второй группой входов множительного устройства, выходы которого подключены к третьей группе входов входного регистра, третья Группа выходов которого соединена с;третьей группой входов множительного. устройства и входами второго слагаемого сумматора, установочные входы счетчика порядка подключены к входам порядка аргумента процессора, пер . вая группа выходов счетчика порядка подключена .к четвертой группе входов множительного устройства, вторая группа выходов счетчика порядка сое:динена с управляющими входами едвигателя , выходы которого соединены садресными входами второго запоми нающего устройства коэффициентов аппроксимирующего полинома, выходы .которого соединены с входами третьего слагаемого сумматора, вход запуска блока управления подключен к входу запуска процессора, входы признаков функции блока управления соединены (Л с,входами признаков функции процессора , первая группа входов блока уп;равления соединена е четвертой груп-. пой выходов входного регистра, вто-рая группа входов блока управления соединена со второй группой выходов счётчика порядка, первая группа вы; ходов блока упразвления соединена с . выходами прйзнаасов процессора, первый выход блока управления соединен с входом синхронизации регистра функ;ЦИК , второй выкод блока управления соединен с управляющим входом второго запоминающего устройства коэффициентов аппроксимирующего, полинома, ;третий выход блока управления соеди;нен со вторыми входами элементов И группы, четвертый выход блока управ;Лёния соединен с входом синхронизации выходнргО регистра, пятый выход блока управления соединен с входом :установки в ноль выходного регистра, о т ли ч а ю и и и с я тем, что, .целью увеличения производительнос , ти, в него введено запоминающее устройство степени аппроксимирующего полинома, адресные входы которого подключены к выходам сдвига;теля , а выходы соединены г

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

F. 15 32

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

По ДЕЛАМ ИЗОБ ЕТЕНИЙ И ОТНРЫТИЙ (21) 3287934/18-24 (22) 18.05.81 (.46) 15.06.83, Бюл. Р 22 (72) Е.П.Угрюмов и С А.Луций (71) Ленинградский ордена Ленина электротехнический институт им, В.И.ульянова (Ленина) (53), 681.32 (088.8) (56) 1. Патент США Р 3813529, .кл . G 06 F 15/34, 1973.

- 2. Авторское свидетельство СССР

Р 723581, кл.. 6 06 F 15/32, 1978. (54)(57) 1. СПЕЦИАЛИЗИРОВАННЫЙ ПРОЦЕССОР, содержащий входной регистр, счетчик порядка, сдвигатель,первое и второе запоминающие устройства .коэффициентов аппроксимирующего поли нома, множительное устройство, сум, матор, регистр функции, группу элементов И и выходной регистр, причем первая группа входов входного ре.— гистра подключены к входам мантиссы аргумента процессора, первая груп-: па выходов этого регистра соединена с информационными входами сдвигате« ля, вторая группа выходов входного регистра -соединена с адресными входами первого запоминающего устройства коэффициентов аппроксимирующего полинома, выходы которого подключе= ны к первой группе входов множительного устройства, выходы которого под." ключены к входам первого слагаемого сумматора, выходы которого:подключены ко второй группе входов входного регистра и информационным входам регистра функции, выходы которого соединены с информационными входами выходного регистра и первыми входами элементов И группы, выходы которых соединены со второй группой входов множительного устройства, выходы тоторого подключены к третьей груп-:. пе входов входного регистра, третья ,группа выходов которого соединена с третьей группой входов множительного..SUÄÄ 1023339 А

:устройства и входами второго слагаемого сумматора, установочные входы счетчика порядка подключены к входам порядка аргумента процессора, первая группа выходов счетчика порядка подключена к четвертой группе входов множительного устройства, вторая группа выходов счетчика порядка соединена с управляющими входами едвигателя, выходы которого соединены с адресными входами второго запоми(нающего устройства коэффициентов аппроксимирующего полинома, выходы которого соединены с входами третьего слагаемого сумматора, вход запуска блока управления подключен к входу запуска процессора, входы признаков cg

Ф функции блока управления соединены с,входами признаков функции процессора, первая группа входов блока управления соединена с четвертой. груп-, пой выходов входного регистра, вто рая группа входов блока управления .р соединена со второй группой выходов (Счетчика порядка; первая группа вы ходов блока управления соединена с

;выходами признаков процессора, пер-вый выход блока управления соединен с входом синхронизации регистра функ-, . ции, второй выход блока управления соединен с управляющим входом второ-. го запоминающего устройства коэффициентов аппроксимирующего полинома, третий выход блока управления соеди:.нен со вторыми входами элементов И группы, четвертый выход блока управ,ления соединен с входом синхронизации выходного регистра, пятый выход блока управления соединен с входом ,установки в ноль выходного регистра, отличающийся тем, что, целью увеличения производительности, в него введено запоминающее устройство степени аппроксимирующего полинома, адресные входы которого подключены к выходам сдвига:.теля-, а выходы соединены

1023339 третьей группой ходов блока управления..

2. Процессор по п. 1, о т л и.ч а ro ta и и с я тем, что блок управления содержит генератор тактовых. импульсов, триггер, девять элементов И, счетчик тактов, дешифратор.тактов, шесть элементов ИЛИ, выходной регистр, счетчик циклов и схему сравнения кодов, причем вход запуска блока подключен к входу установки в единицу триггера, выход которого соединен с первыми входами первого и второго элементов И, первый вход первого элемента ИЛИ соединен с первым входом признака Функции блока, второй и третий входы признака функции блока соединены с первым и вторым входами третьего элемента И и второго элемента ИЛИ, четвертый вход признака функции блока соединен с третьим входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, первый вход первой группы входов блока соединен с первым входом четвертого элемен- та И, второй вход первой группы входов блока соединен со вторыми вхо" дами второго и четвертого элементов

И и первым входом пятого элемента И, выход третьего элемента И соединен с первым входом, а выход первого элемента ИЛИ вЂ” со вторым входом шестого элемента И, первый вход признака функции блока соединен с четвертым входом второго элемента ИЛИ и первым входом седьмого элемента И, первый вход второй группы входов блока соединен со вторым входом седьмого элемента И, второй вход второй группы входов блока соединен с третьим входом четвертого элемента И, третий вход второй группы входов .соединен с четвертым входом четвертого элемента И и первыми входами восьмого и девятого элементов И, выходы седьмого и восьмого элементов И соединены с первым и вторым входами третье го элемента ИЛИ соответственно, выходы четвертого и пятого элементов И ,соединены с первым и вторым входами четвертого элемента ИЛИ соответст" венно, первая группа входов схемы сравнения .кодов подключена к третьей группе входов блока, а вторая группа входов схемы сравнения кодов соедиИзобретение относится к вычислительной технике и может быть испольиена с входами счетчика циклов, выход схемы сравнения кодов соединен с входом установки в ноль триггера, второй вход первого элемента И. соединен с выходом генератора тактовых. импульсов, а выход - со счетным входом счетчика тактов, выходы которого соединены с входами дешифратора тактов, первый выход которого соединен с пятым входом второго элемента ИЛИ, второй выход дешифратора тактов соединен с третьим входом третьего элемента И, третий выход этого дешифратора соединен с третьим входом шестого элемента И, четвертый выход дешифратора тактов соединен с пятым входом четвертого элемента И, пятый и шестой выходы дешиФратора тактов соединены с первым и вторым входами пятого элемента ИЛИ соответственно, седьмой выход дешифратора. тактов соединен с третьим входом седьмого элемента.И, восьмой выход дешифратора тактов соединен со вторым входом пятого элемента И, девятый выход дешифратора .тактов соединен с первым входом шестого элемента ИЛИ, десятый выход дешифратора тактов соединен со вторыми входами восьмого и девятого элементов И, одиннадцатый выход дешифратора тактов соединен. со вторым входом шестого элемента ИЛИ, четвертый вход седьмо- хо элемента И подключен к выходу триггера, выходы второго элемента ИЛИ, второго и третьего элементов И, четвертого и пятого элементов ИЛИ, шестого, восьмого и седьмого элементов

И, шестого и третьего элементов. ИЛИ подключены к первому †..десятому входам выходного регистра соответственно, первый, второй и .третий выходы которого соединены с первой груп. пой выходов блока, четвертый выход выходного регистра соединен с первым выходом блока, пятый выход выходного регистра соединен с вторым выходом блока, шестой и седьмой выходы выходного регистра соединены со второй группой выходов блока, восьмой выход выходного регистра подключен к третьему выходу блока и счетному входу счетчика циклов, девятый выход выходного регистра соединен с четвертым выходом блока,. десятый выход выходного регистра соединен с пятым выУодом блока. зовано в качестве периферийного устройства универсальных и специализиро1023339.:где ф.= мох рм)ц - максимальное ВЯ значение моI(= 1,К) дуля (ИФ1) -й производной на интервале (0,1) для 1 -й функции из

35 . множества k функций, реализуемых процессором, М вЂ” шаг интерпо40 ляции °

Так как И„ является функцией от

, то она может меняться на интервале в широКих пределах. Например, для

,„(+ 1модуль шестой производной

45 меняется от 720 прр Х =0 до 5,63 при

X =1, т.е. более чем на два порядка.

Следовательно, при фиксированном зна чении И в тех же пределах меняется и методическая ошибка. Еще большее 0 .различие М . наблюдается у разных по свойствам функций, так при Х вЂ” 0 модуль шестой производной соъ ЩйХ (ь стремится в 0 (для Ьп f/ <) 720 . Таким образом, степень полиноМа, выб.ранная по наихудшему случаю.из условия (Ц, является величиной завышенной не только à тех функций, у которых М сшбх (Y;), но и для каждой конкретйой из функций при различных значениях аргумента. Следовательно;

60 имеется теоретическая возможность изменять степень аппроксимирующего полинома в процессе вычисления в э, .висимости от вида ЭФ и значения ар;гумента при выполнении требования

g5 !обеспечения заданной методической

30 ванных ЦВМ или как специализированный фуйЩиональный преобразователь B) различных вычислительных и управляющих системах для вычисления элементарных функций с высокой точностью и быстродействием.

Известен специализированный процессор — цифровой интерполятор высокого порядка, содержащий выход-. ной регистр, множительное устройство, постоянное зацоминаюшее устройство, сумматор, регистр функции, две группы элементов И, выходной бу-. фер и блок управления. Процессор позволяет вычйслять значения элементарных функций, которые могут бытьразложены в ряд Тейлора 1).

Недостаток такого процессора— отсутствие технических средств приведения значений аргумента к стандартному интервалу (0,1) .и, как следствие, отсутствие возможности вычисления значений элементарных .функций от аргументов, представленных в форме с плавающей точкой, чтО значительно сужает область приме нения указанного специализированного процессора. . Наиболее близким к изобретению является специализированный процессор, содержащий входной регистр., счетчик порядка, сдвигатель, первое запоминающее устройство (ЗУ), множительное устройство, сумматор, первую группу, элементов И, второе . ЗУ, блок управления, регистр функции, вторую группу элементов И, выходной регистр, причем выходы входного регистра соединены с входами .сдвигателя, множительного .устройства, сумматора, первого ЗУ выходы счетчика порядка соединены а входами сдвигателя, множительного

:устройства и блока управления, выходы сдвигателя подключены.к входам . второго ЗУ, выходы первого ЗУ подключены к входам множительного . устройства, выходы которого соединены с входами сумматора и входного регистра, .выходы сумматора подклю. чены к входам регистра функции и входного регистра, выходы первой группы элементов И подсоединены к входам суьвиатора, выходы второго ЗУ подключены к входам первой груп- пы элементов И, выходы БУ соединены с входами счетчика порядка, первой группы элементов-И,регистра функции, второй группы элементов И и выходного регистра, выходы регистра функции подключены к входам второй группы элементов К и выходного . регистра, выходы второй группы элементов И связаны с входами МУ, выходы выходного регистра могут сое= диняться с входами внешних устройств. . Введение в процессор счетчика по,рядка, сдвигателя и первого ЗУ позволяет вычислять значения функций е", hnx, sinx, cosx от .аргументов с плавающей точкой, т.е. расширить диапазон представления аргументов и, как следствие, расширить область применения устройства (2).

Однако известное устройство ха.рактеризуется сравнительно низкой производительностью, обусловленной отсутствием технических средств

10 адаптации к особенностям различных элементарных функций и характеру их поведения в зависимости QT текущего значения аргумента.

Причина этого кроется в методах

35 проектирования многофункциональных специализированных процессоров, в частности - a методике выбора степени аппроксимирующего полинома и, которая выбирается исходя из усло20 вия обеспечения заданной методической погрешности аппроксимации при допустимых аппаратурных затратах.

В случае использования ряда Тейлора методическая ошибка равна

25 n > (м„.)

К (n+I) 1

1023339

° б погрешности. Это явля6тся резервом для увеличения производительности процессора.

Целью изобретения является увеличение производительности специализированного процессора.

Поставленная цель достигается тем, что в процессор, содержащий входной регистр, счетчик порядка, сдвигатель, первое и второе зало- щ минающие устройства коэффициентов аппроксимирующего полинома, множительное устройство, сумматор, регистр функции, группу элементов И и выходной регистр, причем первая группа входов входного регистра подключена к входам мантиссы аргумента процессора, первая группа выходов этого регистра соединена с информационными входами сдвигателя, вторая группа выходов входного регистра соединена с адресными входами первого запоминающего устройства коэффициентов аппроксимирующего полинома, выходы котоРого подключены к первой группе входов множительного устройства, выходы которого подключены к входам первого слагаемого сумматора, выходы которого подключены ко второй группе входов входного регистра и информационным входам регистра функции, выходы которого соединены с информационными . входами выходного регистра и первыми входами элементов И группы, выходы которых соединены со второй группой 35 входов множительного устройства, выходы которого подключены к третьей группе входов входного регистра, третья группа выходов которого соединена с третьей группой входов мно- ф) жительного устройства и входами второго слагаемого сумматора, устано" вочные входы счетчика порядка подключены к входам порядка аргумента процессора, первая группа выходов счетчика порядка подключена к четвертой группе входов множительного устройства, вторая группа выходов счетчика порядка соединена с управляющими входами сдвигателя, выходы которого соединены с адресными входами второго запоминающего устройства коэффициентов аппроксимирующего полинома, выходы которого соединены с входами третьего слагаемого сумматора, вход запуска блока управ 5 ления подключен к входу запуска процессора, входы признаков функции блока управления соединены с входами признаков функции процессора, первая группа входов, блока управ- 60 ления соединена с четвертой группой выходов входного регистра, вторая группа входов блока управления соединена со второй группой выходов счетчика порядка, первая группа вы- ф5 ходов блока управления соединена с входами синхронизации счетчика порядка, вторая группа выходов блока управления соединена с выходами признаков процессора, первый выход блока управления соединен с входами синхронизации регистра функции, второй выход блока управления соединен с управляющим входом второго запоминающего устройства коэффициентов аппроксимирующего полинома третий выход блока управления соединен со вторыми входами элементов И группы, четвертый выход блока управления соединен с входом синхронизации выходного регистра, пятый выход блока управления соединен с входом установки в ноль выходного регистра, введено запоминающее устройство степени аппроксимирующего полинома, адресные входы которого подключены к выходам сдвигателя, а выходы соединены с третьей группой входов блока управления.

Кроме того, блок управления содержит генератор тактовых импульсов, триггер, девять элементов И, счетчик тактов, дешифратор тактов, шесть элементов ИЛИ, выходной регистр, счетчик циклов и схему сравнения кодов, причем вход запуска блока подключен к входу установки в единицу триггера, выход которого соединен с первыми входами первого и второго элементов И, первый вход первого элемента ИЛИ соединен с первым входом признака функции блока, второй и третий входы признака функции блока соединены с первым и вторым входами третьего элемента И и второго элемента ИЛИ, четвертый вход признака функции блока соединен с третьим входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ,. первый вход первой группы входов блока соединен с первым входом четвертого элемента И, второй вход первой группы входов блока соединен со вторыми входами второго и четвертого элементов И и первым входом пятого элемента И, выход третьего элемента И соеди- нен с первым входом, а выход пер-. вого элемента ИЛИ вЂ” со вторым входом шестого элемента И, первый вход признака функции блока соединен с четвертым входом второго элемента

ИЛИ и первым входом седьмого элемента И, первый вход второй группы входов блока соединен со вторым входом седьмого элемента И, второй вход второй группы входов блока соединен с третьим входом .четвертого элемента И, третий вход второй группы входов блокФ соединен с четвертым входом четвертого элемента И и первыми входами восьмого и девятого элементов И; выходы седьмого

1023339 структурная схема блока управления, на фиг. 3 — схема сдвигателя на 4 разряда (на 8 разрядов схема выполняется аналогично); на фиг. 4 — схема входного регистра, на. фиг. 5 — структурная схема счетчика порядка," на фиг. б — структурная схема множительного устройства.

Специализированный процессор (фиг. 1) содержит входной регистр 1, счетчик 2 порядка, сдвигатель 3, первое Зу 4 коэффициентов аппроксимирующего полинома, множительное устройство 5, сумматор б, второе ЗУ

7 коэффициентов аппроксимирующего полинома, ЗУ 8 степени аппроксимирующего полинома, блок 9 управления, регистр 10 функции, группу элементов 11 И, выходной регистр 12.

Блок 9 управления (фиг. 2) содержит генератор 13 тактовых импульсов, триггер 14, цервый элемент

15 И, счетчик 16 тактов, дешифратор 17 тактов, счетчик 18 циклов, схему сравнения кодов 19, выходной регистр 20, второй — девятый элементы И 21-28 соответственно, элемент. 29 НЕ, первый — пятый элемен.ты ИЛИ 30-34 соответственно.

Сдвигатель 3 (фиг.3) содержит первый — девятый элементы И 35-43 соответствеиио, первый — третий эле--менты ИЛИ 44-46 соответственно, де:шифратор 47, десятый элемент И 48.

Входной регистр 1 (фиг. 4) содержит элемент 49 ИЛИ, одновибратор 50, регистр 51, группу элементов 52 Е!ЛЕЗ.

Счетчик 2 порядка (фиг. 5) содержит первую группу элементов 53 И, счетчик 54 и вторую группу элементов 55 И.

Множительное устройство 5 (фиг.б) содержит группу элементов 56 ИЛИ и блок 57 перемножения.

Структура и связи входного регистра 1, счетчика 2 порядка и сдвигателя 3 множительного устройства 5 аналогичны прототипу. Алгоритмы функционирования их не имеют отличий от алгоритмов аналогичных блоков прототипа.

Процесс вычисления значений эле-ментарных функций, как и в прототипе, :состоит из двух основных этапов: при- ведение значений аргументов и стандартному интервалу вычисления (0,1); вычисление значения полинома по схеме Горнера.

Введение ЗУ 8 (см. фиг. 1) не повлияло на процесс приведения аргумен:тов к интервалу (0,1) поэтому он выполняется в предлагаемом устройстветак же, как и.в прототипе (2).

Вычисление значений полинома отличается от (21 переменным (в зависимости от вида элементарной функции .и значения аргумента) количеством циклов сложение-умножение. Информация

65 и восьмого элементов И соединены с первым и вторым входамИ третьего . элемента ИЛИ соответственно, выходы четвертого и пятого элементов И соединены с первым и вторым входами четвертого элемента ИЛИ соответственно,.первая группа входов схемы сравнения кодов подключена к третьей группе входов блока, а вторая груп-, па входов схемы сравнения кодов соединена (с входами счетчика циклов, (О выход схемы сравнения кодов соединен с входом установки в ноль .триггера, второй вход первого элемента

И соединен с выходом генератора тактовых импульсов, а выход — со счет- 5 ным входом счетчика тактов, выходы которого соединены с входами дешифратора тактов, первый выход которого соединен с пятым входом второго элемента ИЛИ, второй выход дешифратора тактов соединен с третьим входом ..третьего элемента И, третий выход

- этого дешифратора соединен с третьим

: входом шестого Элемента И, четвер тый выход дешифратора тактов соединен с.пятым входом четвертого элемента И, пятый и шестой выходы дешифратора -тактов соединены с первым и вторым входами пятого элемента ИЛИ соответственно, седьмой выход дешифратора тактов соединен с третьим входом седьмого элемента И, восьмой выход дешифратора тактов соединен со вторым входом пятого элемента И, девятый выход дешифратора тактов соединен с первым входом шестого элемента ИЛИ, десятый выход дешифратора тактов соединен со вторыми входами восьмого и девятого элементов И,один-, надцатый выход дешифратора тактов соединен со вторым входом шестого 40 элемента ИЛИ, четвертый вход Седьмого элемента И подключен к выходу тригге-. ра, выходы второго элемента ИЛИ,.вто- рого и третьего элементов И, четвертого и пятого элементов ИЛИ, шестого,45 восьмого и седьмого элементов И, шестого и третьего элементов ИЛИ подключены к первому — десятому входам .вымодного регистра соответственно, пер, вый, второй и третий выходы которого 50 соединены с первой группой выходов . блока, четвертый выход выходного регистра соединен с.первым выходом блока, пятый выход выходного регистра соединен со вторым выходом блока, шестой и седьмой выходы выходного ре- 55 гистра соединены со второй группой выходов блока, восьмой выход выход- . ного регистра подключен к третьему выходу блока и счетному входу счетчика циклов, девятый выход. выходного 60 регистра соединен-с четвертым выходом блока, десятый выход выходного регистра Соединен с пятым выходОм блока.

На фиг. 1 приведена структурная схема предлагаемого СП, на фиг. 2

1023339

10 о требуемом количестве циклов, т.е.. о степени аппроксимирующего полинома, для каждой конкретной функции на каждом подинтервале разложения, которая предварительно заносится в ЗУ 8, получается при решении задачи аппрок- 5 симации элементарной. функции на ЦВМ известными методами. Максимальная требуемая разрядность вводимого ЗУ 8 может быть определена из следующего выражения:

R=C@T4 {, оф,,й„о ),/ где R — разрядность ЗУ 8, СЕТЬ вЂ” наименьшее целое, больше или равное А, 15

n — максимальная степень полинома, определяемая по наихудшему случаю (из 1) .

Цля прототипа n=-5, тогда

К=З., Максимальный объем 2{)

Зу 8

ы= 2 9, 1

55 где S — разрядность старшего сегмен-. та кода аргумента, определяющая количество подинтервалов разложения {S опреде-. ляет адресное пространство для ЗУ 8 и поступает на адресные входы со сдвигателя 3), количество элемеитарных функций, реализуемых процессором.

В соответствии с кодами, записанными в ЗУ 8, возможны следующие, ситуации при вычислении полинома:

К = 000 — полином нулевой степени, т.е. значения функции берутся! непосредственно из таблицы, хранящейся в ЗУ 7, время вычисления значения элементарной функции равно spe мени предварительной обработки аргумента и выборки из ЗУ 7, т.е. т-Т„+ Ть.

001 — полином первой .степени, 45 .т.е. {> = а + а х, а время вычисления Т=Т„ + Т + l + T, где Т„ - время выполнения операции умноженйя в устройстве 5; Т вЂ” время выполнения операции сложения в сумматоре б. 50

% = 010 — полином второй степени, т;е. ф =ае+ х 1а„+ ха ),1 =т„ тэ 2 )т>>+т, )

Q =011 — полином третьей степени ., Р -oo j 4 а +< XjI + Гз+ 3 { Ту + 7с

1, =100 — пЬлином четвертой степени = o+Xla, « О, Х О О,ХЩ1 Т = To+ Ts 4 ) т + т

Ж =101 — полином- пятой степени ао +И a „+ >{ (a<+ X О +Х б++ О < Х р{ 6О

1 т "TnФтв+61тч+т4 I

В любом случае прим„ ф3 процесс вычисления значения полинома начи-. нается с выборки старшего коэффи- 65 циента разложения о< из Зу 4, подачи его на устройство 5, где он умножается на приведенное значение аргумента, далее происходит суммирование со следующим коэффициентом

Д„,выбранном во время выполнения операции умножения из Зу 7, на сумматоре 6, после передачи суммы через регистр 10 функции и группу элементов 11 на множительное устройство

5 она умножается на значение приведенного аргумента Ж . Такой процесс продолжается до момента сравнения кодов, выбранных в первый момент иэ

Зу 8, с кодом счетчика циклов в бло- ке управления 9, что свидетельствует о необходимости прекращения процесса вычисления. После этого значение элементарной функции записывается в выходной регистр 12 и выдается во внешнее устройство { в частном случае в ЦВМ).

Введение ЗУ 8 и его связи с блоком 9 потребовало внесения некоторых изменений в схему блока управления.

В частнОм случае они сводятся к введению схемы сравнения кодов, которая легко реализуется сумматором по модулю 2, соединенной с выходами ЗУ 8 и выходами счетчика циклов в блоке 9.

Выход схемы сравнения кодов несет информацию о необходимости окончания процесса вычисления значений полинома {раньше для этой цели использовался импульс переполнения со счетчика циклов) .

Блок 9 работает следующим образом.

По сигналу "Пуск", поступающему от командного процессора, триггер 14 открывает элемент 15 И, и тактовые импульсы от ГТИ 13 поступают на вход счетчика 16. С выхода этого счетчика кодовые комбинации подаются на вхо@ дешифратора 17, где дешифруются в соответствии с временными диаграммами необходимые такты. Признаки функций, осведомительные сигналы и

Ф выделенные тактовые сигналы подаются на вход комбинационной схемы, реализованной на элементах 21-28 и элементах ИЛИ 30-34, которая формирует управляющие сигналы, поступающие через регистр 20 на входы остальных блоков устройства и инициализирующие .их функционирование.

После каждого сигнала, осуществляющего разрешение передачи термов формулы Горнера на устройство 5, содержимое счетчика 18 увеличивается на единицу. Коды, поступающие с

ЗУ 8 и счетчика 18 на схему сравнения кодов 19, сравйиваются послед" ней и в момент их совпадения вырабатывается импульс "Стоп", который устанавливает триггер 14 в состояние "0", закрывающее элемент 15, и переписывает результат вычислений в выходной регистр 12 {{фиг. 1). На

1023339 этом работа блока 9 заканчивается до поступления на вход процессора кодов аргумента, признака функции и команды "Пуск".

Входной регистр 1 работает следующим образом.

Информация, поступающая на входы элементов 52 ЙЛИ стробируется следующим образом: с выхода множитель-. ного устройства 5 — поступает только при наличии стробируемой информации на его входах, с выхода сумматора 6 †.аналогичйо, hhх стробируется командным процессором, с которого она подавтся во время обмена.

При .появлении информации на входах группы элементов ИЛИ 52 она передается на информационные входы регистра 1. Одновременно срабатывает элемент 49 ИЛИ, обнаруживаю-. щий наличие информации на входе регистра 1. Сигнал с выхода элемента

49 ИЛИ запускает одновибратор 50, вырабатывающий сигнал разрешения записи информации в регистр.

Разрядность введенного ЗУ S невелика (Я =3), а общий объем ЗУ 8 для ъ = 10 (как .в прототипе) составляет менее 1,1% от суммарного объема ЗУ 4 и ЗУ 7. С другой стороны, введение Зу 8 приводит даже к сокращению объема памяти ЗУ 4 и

Зу 7 по сравнению с прототипом, так как уменьшается количество хранимых в ЗУ 4 и ЗУ 7 коэффициентов большой разрядности (у прототипа . разрядность коэффициентов. равна 56 для мантиссы и 8 для порядка) за счет уменьшения значений степени полинома на отдельных подннтервалах разложения. Остальные узлы процессора не имеют специфических особенностей, реализуются на стандарт,ных интегральных схемах по типовым (,техническим решениям, известным as литературы, полностью аналогичны описанным в прототипе.

Т +Т +5(Т„4Т )

Для предлагаемого .устройства

Т Т

n ь

Минимальная производительность -П

Тп Т i5(T„+$) -"

Средняя производительность

1»

Po(Tn+Ts)>71 (Т +Т )

- где p - вероятность появления сиг;налов - заявок на вычисление многочлена 1-й степени

25 (j < 5).

Считают появление любой м -й заявки равновероятным.

В этом случае (Р„." p -qtЬ)

30 . 1(TA+Tc + 5 (l + Tc)

Вйигрыш в средней производйтельнос- ти при использовании предлагаемого устоойства

Л ВЬй

П 2(Тк+Тв) 45 (Тз+Т )

Из анализа алгоритмов предварительной ббработки аргументов видно, что (Т„-, + ТВ) (Т + Т ). При равенстве, т.е. в худшем случае; имеем ,4 = 1,7.

Таким образом, приюту 5 средняя производительность предлагаемого специализированного процессора даже

,в худшем случае выше, чем у прото типа„иа 70%.

ЭфФективность предложенного тех. нического. решения можно оценить следующим образом. Пусть на входе процессора имеется непрерывный поток сигналов — заявок на .вычисление значений различных элементарных функцйй,. ,реализуемых процессором. Тогда максимальная производительность прото" типа (10

П=

1023339

Пуп

102.3339

-Впаяна prwrmp 1

1023339

Оияы яряЬа г

Г

1 б0-Ья перринвкення

Аа.6

Составитель А.Чеканов

Редактор Н.Швыдкая Техред А.Ач Корректор Г.0rap

Заказ 4214/34 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР ио делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4