Многоканальное устройство тестового контроля логических узлов

 

МЙОГОКАЯАЛЬЙОЁ УСТРОЙСТВО. , ТЕСТОВОГО КОЙТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ, содержащее блок памяти, соеди.н«гиьй1 выходом с входом коммутатора, соеди ненного первым выходом q входсм блока управления, вторым вьвсодом -//, с входом блока приема и накопления. и)фор«4ации, соединенного первым -sfff ходом с первым входом формирователя, сигналов, вторым выходом - с вхоЯ9 дешифратора адреса, выходы соединены с соответствукади ет первы ми входами блоков контроля, сочедииеииых вторыми, третьимии четвертыми вх адами (Соответственно с первымвторым и третьим выходами формир сщДтеля-сигиалов , первыкй выходами « вторьм входом блока управлеЯйЯ, fiipdf рыми выходами - с соотдетствуюц. клеммами для подключения конта т я контролируемого логического уэдаГ аю« е ее я тем, О, с , целью расширения области йриманения, ,в него введены мультиплексор, первь деш

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ц91SU (И) МЯ) G 01 К 3) 28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

- - . К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.! " 4;-: Л л

rr

: (21) 3463887/18-21 - . целью расширения. области применения, (22) 05.07.82, .. в- него: введены мультиплексор, первь. (46) 23-.10,83. Бюл Ф39 . дешифратор признака,:второй-дешиФра("72). Ю.ц,Бурлай, В .A .Иупешоз, тор дрнаиак, триггер;, эламейт НЖ, . .В..В.Малишевский, В,Г.Меркулов- . первый элемент 2И-ИЛИ . второй. вле;

И С.A.Ðàêoâ, . : . .. -. -. мент 2И-ИЛИ, соединенный в жодом с

:(53) 683.:326(088..8) . -, . :,- .вторьщ .вхсщом формирователя снгиа (56)- 1 . Авторское:свидетельствo C_#_P —,лоз, третий .вход. которого; соещйен .В 6 37820, кл:.. а:0.1 Я 3 1/28, 1978.. .. :.,. с -высеем йерзог,, элемента".2И-.Щ1И, 2 . Авторское свздетельатво СССР :,::: ;,соединенного нерзьв4 .входом с йервьж

9 758157, кл. 4 .06 Г 11/00 . 1980 .::, ;". в содом второго злеиеита; 2И-ИЛИ н С (прототип) . .:..: -: .- " . перзъпи выходом .:. триггера, соединен» ного вторым выищом с вторцм зх одом (54)-(57) МЯОГОКАЯАЛЬЯОЕ:УСТ 4ЖГТРО. :,-; первого элемента 2И-ИЛИ и с втормет

ТЕСТОВОГО ЕОЯТРОЛЯ ЛОГИМЕСИИ) .,У Цниат-:-.. входом второго: лемейта 2И=ИЛИ, сЬдержашее блок. памяти : соеаиненйы 1--. - третий вход первого элемейта 2Й -или выходом с входом коммутаторе,:соеди» ...соединен с:выходом мультнплекссФф Я- некого первым вйходом с входом: : .: и входом:элемента.RE, соединенного блока:.управления," зторым 8EexQAQM -;-..: ;:,выходом с третьим входам .второго с входом блока приема: и: накопления;;:. ":элемента .2И-.ИЛИ, четв:ертйй вход" кото ир4 ормации, соединенного нервйм: э ю";:;.. рого соединен с третьим выходом ходом с перзйм входом ФЬрмирователя. ::. блока приема и накопления информации, сигналов, вторим выходом - ..с .вхощня:.- ::. .:;четвертый выход которого соединен . Я дешифратора адреса, внхоцц которой©.-:.„с вторым.входом первого: элемента соединены с еоответств лющими первы". . 2И-ИЛИ, к вход триггера соединен ми: входамн .блоков контроля, со Ми": ":. :, с:вйходом nepsoro дешиФратора. приз-. " иеищас: вторыми, третьими :и четваРты .: мака, вход которого соединен с. втомй: входами, соответственно, с aepwMi;: .:.рйм:: выходом блока .приема и накопле.вторым и третьим восходами: формирбз3 -:,".. ::..Ийя ийФормации, с первым. входом муяь-. теля сигналов, перетти выходами «;:-e . ::::,".Фиилексора, с входом второго дешнФ.:вторюа входом блока управлейии,: зФк ",":, ;.".::разора признака, выход которого сое-рыми выходами —. с соответству Ф(ими.";:„:.. ;" ::. "дннец с 8- входом триггера. вторые

«леммамй для подключения коитактМ- ;,: входй мультиплексора соединены с .контролируемого лоГнческого узЩ1 ;.."- : клеммами для под«лючения контролнруе" о т л и ч а ю щ е е.с я тем :ФЮ,-4:: мого логического узла.

1049839

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля логических узлов ЦВМ.

Известно устройство для контроля логических микросхем, содержащее блок памяти, блок управления, генератор стимулирующих воздействий, коммутатор, блок сравнения, блок памяти неисправностей, блок формирования сигнала ошибки, регистр подпрограмм, регистр сбоев, регистр цикла, регистр возврата, адресный коммутатор, регистр масок, блок хранения масок, блок формирования масок (11 .

Недостатком устройства. являются низкая достоверность контроля и ограниченные функциональные возможности, обусловленные тем, что оно не обеспечивает маскирование (блокировку) сравнения эталонных и полученных реакций по отдельным заданным выходам контролируемой логической микросхемы,на каждом из слов контролиру}aqerо теста, осуществляет лишь пословную блокировку сравнения на всех выходах микросхемы, что снижает достоверность контроля из-за полного отсутствия контроля микросхемы на значительном количестве слов теста по некоторым их выходам.

Наиболее близким к изобретению является многоканальное устройство тестового контроля логических узлов, содержащее блок памяти, соединенный выходом с входом коммутатора, соединенного первым выходом с первым входом блока управления, вторым выходом " с входом блока приема и накопления информации, соединенного первым, выходом с первым входом формирователя сигналов,.вторым выходом — с входом дешифратора адреса, выходы которого соединены с соответствующими первыми входами блоков контроля, соединенных вторыми, третьими и четвертыми входами соответственно с первым, вторым и третьим выходами формирователя сигналов, первыми выхо дами -с вторим входом блока управления, вторыми выходами — с соответствующими клеммами для подключения входов контролируемого логического узла t2j .

Недостатком известного устройства является ограниченная область при" менения, что обусловлено отсутствием:

:возможности маскирования (блокировки) сравнения эталонных и полученных реакций по .отдельным и различным на каждом слове теста выходам контролируемой микросхемы. Отсутствие мас-

1 ирования йриводит к невозможности контроля широкого класса микросхем, состояния которых на отдельных и . разных выходах не определены в различных словах теста.

Цель изобретения — расширение области применения Устройства.

Поставленная цель достигается тем, что в многоканальное устройство тестового контроля логических узлов, 5 содержащее блок памяти, соединенный выходом с входом коммутатора, соединенногo первым выходом с первым входом блока управления, вторым выходом — с входом блока приема и на)() копления информации, соединенного первым выходом с первым входом формирователя сигналов, вторым выходомс входом дешифратора адреса, выходы которого соединены с соответствующими первыми входами блоков контроля, соединенных вторыми, третьими и чет вертыми входами соответственно с первым, вторым и третьим выходами формирователя сигналов, первыми вы20 ходами — с вторым входом блока управления, вторыми выходами — с со ответствующими клеммами для подключения контактов контролируемого логического узла, введены мультиплексор, первый дешифратор признака, второй дешифратор признака, триггер, элемент, НЕ; первый элемент 2И- ЙЛИ, второй элемент 2И-ИЛИ, соединенный выходом с вторым входом формирователя сигналов, третий вход которого соединен с выходом .первого элемента 2ИИЛИ, соединенного первым входом с. первьм входом второго элемента 2ИИЛИ и с первым выходом триггера,соединенного вторым выходом с вторым

35 входом первого элемента 2И-ИЛИ и с вторым входом второго элемента 2ИИЛИ, третий вход первого элемента

2И-ИЛИ соединен с выходом мультиплекаора и с входом элемента HE соеди"

4О ненного выходом с третьим входом второго элемента 2И-ИЛИ, четвертый вход которого соединен с третьим выходом блока приема и накопления информации, четвертый выход которого соединен с вторым входом первого эле мента 2И-HJIH, Й -вход триггера соеди-, нен с выходом первого дешифратора признака, выход которого соединен с вторым выходом блока приема и накопления информации,с первым входом мультиплексора,с входом второго дешифратора признака, выход которого соединен с 9 — входом триггера,вторые входы мультиплексора соединены с клеммами для подключения контролируемого логического узлас

На чертеже приведена блок-схема устройства.

Ф

Многоканальное устройство контроля логических узлов содержит блок 1

60 памяти, соединеннйй выходом с входом коммутатора 2, соединенного первым выходом с входом блока 3.. управления, вторым выходом - с входом блока 4 приема и накопления информации, сое»

65 чиненного первым выходом с пеРвым

1049839 входом формирователя 5 сигналов, вторым выходом - с входом дешифратор .ра б адреса, выходы которого соеди-. нены с соответствуницнми первыми входами блоков 7-1 — 7- п контроля, .соединенных вторыми, третьими н четвертыми входами соответственно с первым, вторьм и третьим выходами формирователя 5 сигналов, первыми выходами - с вторым входом блока 3 управления, вторыми входами -с соответствующими клеммами для подключения контактов контролируемого логического узла 8. Выход первого элемента 9 2И-ИЛИ соединен с третьим входом формирователя 5 сигналов, второй вход которого соединен с выходом-второго элемента 10 2И-ИЛИ, соединенного первым -входом с первым входом первого элемента 9 2И-ИЛИ и с первым выходом триггера 11, соединенного вторым выходом с вторым. входом первого элемента 9 2И-ИЛИ и вторым входом второго элемента 10 2И-ИЛИ, третий вход первого элемента 9 2И-ИЛИ соединен с выходом мультиплексора 12 и входом элемента 13 ЯЕ., соединенного выходом с третьим входом второго элемента 10 2И-ИЛИ, четвертый вход которого соединен с третьим выходом блока 4 приема и накопления информации, четвертый выход которого соединен с четвертым входом первого элемента 9 2И-ИЛИ, Й -вход триггера

11 соединен с выходом первого дешиф.ратора 14 признака, вход которого ,соединен с- вторым выходом блока 4 приема и накопления информации, с первым входом мультиплексора 12, с входом второго дешифратора 15 признака, выход которого соединен с 6входом триггера 11, вторые входы мультиплексора 12 соединены с клеммами для подключения контролируемого логического узла 8. устройство работает следующим образом.

Количество блоков 7 контроля (И) соответствует числу контактов контролируемого логического узла 8.

В исходном соотношении (после задания сигнала установки) триггер

ll находится в состоянии, разрешающем прохождение сигналов с выходов блока 4 приема и накопления информации через элементы 9 и 10 2И-ИЛИ на формирователь 5 сигналов ., В рех:име коммутации с блока 3 управления в коммутатор 2 подается начальный адрес необходимой программы и сигнал Зайрос™. 1To начальному адресу -коммутатор 2 выбирает из бло- ка l необходимую программу контроля и коммутации.

В программе записан коммутационный тест, который обеспечивает необходимые соединения контактов узла 8 с блоком 7 так, что на вход-, нее контакты узла 8 поступают тестовые воздействия, а его выходные реакции с выходных контактов сравниваются с эталонными, реакциями блока 7.

Информация, -считанная с блока 1 памяти, через коммутатор 2 поступает на блок 4 приема и накопления инфор мации, который формирует (fog о З )разрядное слово, (оф и ) - разрядов определяют адрес ко такта, а осталь-!

О ные три разряда - управляющие сигналы Запись 0, Запись 1 и Опрос . Управляющий сигнал Onpoc подается на формирователь 5 сигналов, а адресные сигналы — на

15 дешифратор б адреса.

Управлякщие сигналы Запись 0 и Запись 1 поступают на формирователь 5 через открытые триггер

11, элементы 10 и 9 2И-ИЛИ и npegставляют собой Парафазный код логического сигнала, записываемого в соответств чсщий адресу ) -го контакта блок 7-

Если в блок 7 в i необходимо sanH сать сигнал 0, по двум выходам Запись 0 и Запись 1 . с блока 4 выдается код 10, если 1 - код

01.

В режиме коммутации формирователь

5 .сигналов вырабатывает сигнал Коммутации по приходу сигнала Запись 0 .

При.принадлежности i -го контакта логического узла 8 к входу по его адресу, заданному дешифратором б, З поступает с формирователя 5 сигнал Коммутация, по которому соответствующий блок 7- 1 переходит .в режим выдачи входных воздействий на i -тый контакт узла 8.

4Q При принадлежности -го контакта узла 8 к выходам Коммутационный тест ие действует на блок 7 контроля.

Признаком конца коммутационного теста является появление первого по

45 времени сигнала." Опрос, после которого устройство переходит в режим контроля. для контроля узла 8 по -му слову теста с блока 1 памяти поступают последовательно во времени на дешифратор б адреса входных контактов, которые должны изменить лргичес. кий уровень по сравнению с (.(-Ц тестовым словом, совместно с сигна- лом Запись 0 или Запись 1 . После ввода совокупности адресов этих изменений с информацией Зам пись 1 с блока памяти поступают . адреса выходных контактов, состояния которых определены в тесте и которые

60 должны изменить логический уровень о сравнению с (j -1) тестовым словом.

Затем с блока 1 памяти поступает в данном j -том слове теста признак, я показывающий, что,вводнмые далее ад1049839 реса ха11актеризуют выходы логического узла, состояния которых в данном слове теста не определены. Поступающий с блока 1 признак расшифровывается дешифра ором 14, который переключает триггер 11 по -входу в сос тояние, разрешающее прохождение сигналов с мультиплексора 12 через элементы 9 н 10 2И-ИЛИ.

Триггер 11 переключившись, запрещает.">прохождение сигналов Запись 0 и Запись "1 .с выходов бло-: ка 4 на входы формирователя 5, в результате чего запись тестовой информации иэ блока 1 в блоки 7 - 1

7-и прекращается.

Одновременно триггер 11 разрешает прохождение информации с выхода логического узла 8, выбранного мультиплексором 12 по адресу, заданному с выхода блока 4. приема и йакопления, на вход элемента 13 ЯЕ и элемента 9 2И-ИЛИ и.далее через эле-. менты 9 и 10 2И-ИЛИ и формирователь .

5 сигналов - на входы блоков 7 - 1

7 . я ° .

В результате в блоки 7- контроля по каждому j -му выходу..узла 8,сос: тояние которого не определено в тесте, записанном в блоке 1, записыва- . ется определенное логическое состо-, яние„ существующее на. выходе логического узла 8 после задания: на его .входы входных воздействий. Элемент

13. обеспечивает получение парафазно го кода, необходимого для записи нуля или единицы в блок, 7 -

В соответствии с тем, что на один вход блока 7- контроля поступает логический сигнал с выхода -го логического узла 8, а на другой его вход поступает логическое состояние того же i -ro выхода, блок 7- s не выдает сигнал He годен по данному -му выходу, что и является маскированием сравнения по выходам с неопределенными в тесте состояниями логического узла 8.

По окончании ввода адреса выходов,.имеющих неопределенные состояния, в -данном слове теста вводится !

О признак, поступающий на вход дешифратора 15 и переключают!Нй триггер

11 в исходное состояние (разрешающее прохождение информации с блока 4 на формирователь 5) .

После ввода ияформации в: блок

7 - с по всем: выходам. логического узла 8.и исходной,установки триггер .11 .с блона 1 памята поступает сиг-. нал Опрос на блок 3 управления, где анализируются состояния выходов блоков 7 - i,:выдакв!их. результат контроля по всем. i.-тьм контактам узла 8. ..:Сигнал " He годен выдается в том. д случае, если соти бы один из уровней выходных сигналов логического узла

8 не соответствует уровню. эталонных сигналов,- заданиых .на блохи 7-1"7- Fl. с: блока.1, :. Таким, образам., введение мультиплексора 12, элемента:1:3 ОЕ, элементов Ъ и. 10 .2И-ИЛИ,триггера 11., де,= шйфраторов.. 14. и 15 позволяет:эабло кировать: .по каждому cooey теста в от

35 дальности несравнение по тем .выходам логического .узла 8, состояния. которых не определены в тесте.;. что позволяеФ IcoHTpoëèðîâàòü широку1о номенклатуру -логических узлов- и расширяет область применения устройства.

10498.39.Заказ 8418/43 Тираж .710

ВЯИИПИ Государственного -комитета СССР по делам изобретений и открытий

113035, Москва, k-35, Раушская наб., д.4/5

Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная,4

I. Составитель В.Дворкин

Редактор 0..Юрковецкая ТехредИ.Гергель Корректор О.Билак