Устройство для возведения в степень (его варианты)

 

.1. Устройство для возведения в степень, содержащее регистр основания , вспомогательный регистр, блок управления и регистр результата, выход которого является выходом устройства , отличающееся тем, что, с целью повышения быстродействия в него введены регистр сомножителя, регистр показателя степени, блок умножения , два коммутатора и дешифратор нуля, а блок управления содержит фйр;/ ирователь импульсов, три -триггера , девять элементов И, пять элементов ИЛИ, шесть элементов задержки, два элемента НЕ, элемент 2И-ИЛИ, причем инверсный выход первого триггера соединен с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента ИЛИ, первый вход которого объединен i с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходом первого элемента И и с первым входом элемента 2И-ИЛИ, второй и третий вход которого соединены с выходом дешифратора нуля и через. первый элемент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и четвертый вход элемента подключены к выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера,инверсный вход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены соответственно с инверсным и прямым выходакги третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра показателяг степени и через второй элемент НЕ со вторым входом четвертого элемента И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первьлм входом третьего элемента ИЛИ и через второй элемент задержки соединен с выходом девятого элемента И и первым входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым вхоСЛ дом четвертого элемента ИЛИ, вторым входом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элемента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ и непосредственно - с первым входом пятого элемента ИЛИ, вторымвходом подключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого эле

СОНИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19>+ (III

3(Ю С 06 Г 7 552,(f

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3429834/18-24. (22) 26.04.82 (46) 28,02.84. Бюл, М 8 (72) Е.А.Каневский (71) Институт социально-экономических .проблем AH СССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 425175, кл. G 06 F 7/552, 1972, 2. Авторское свидетельство СССР

9 656056,кл.G 06 F 7/552, 1976(прототип) (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ

В CTEIIEHЬ (ЕГО ВАРИАНТЫ), (57).1. Устройство для возведения в степень, содержащее регистр основания, вспомогательный регистр, блок управления и регистр результата, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия в него введены регистр сомножителя, регистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит фбррлирователь импульсов, три .триггера, девять элементов И, пять элементов ИЛИ, шесть элементов задержки, два элемента нЕ 2И-ИЛИ, причем инверсный выход первого триггера соединен с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходом первого элемента И и с первым входом элемента 2И-ИЛИ, второй и третий вход которого соединены с выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и чет вертый вход элемента 2И-ИЛИ подключены к выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера,. инверсный вход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра показателя, степени и через второй элемент НЕ со вторым входом четвертого элемента И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первым входом третьего элемента ИЛИ и через второй элемент задержки соединен с выходом девятого элемента И и первым входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым входом четвертого элемента ИЛИ, вторым входом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элемента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ и непосредственно — с первым входом пятого элемента ИЛИ, вторым входом подключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого эле1076905 мента И и подключены к выходу сигна- ла конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления регистра результата и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу разрешения записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И.и шестого элемента задержки, вход которого подключен к входу запуска устройства и к второму входу разрешения за писи первого коммутатора, выход шестого-элемента задержки объединен с вторым входом первого триггера и подключен к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени устройства, а выход — с входом дешифратора нуля, выходы второго и четвертого элементов задержки подключены соответственно к первому и второму входам разрешения записи второго коммутатора, первый информационный вход которого непосредственно, а второй через регистр сомножителя и информационный вход вспомогательного регистра подключены к вы- . ходу регистра результата, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора и к входу первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом регистра основания, первый и второй управляющие входы которого подключены соответственно к выходу обнуления блока умножения и выходу пятого элемента ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемента 2И-ИЛИ которого соединены соответственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, выходы второго и первого коммутаторов соединены с информационными входами соответственно регистра основания и регистра результата, второй вход обнуления которого подключен к первому управляющему выходу блока умножения, второй управляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания устройства и четвертому управляющему выходу блока умножения, пятый управляющий выход которого соединен с входом разрешения записи вспомогательного регистра.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок умножения содержит цепочку из четырех последовательно соединенных элемен- тов задержки, блок памяти и триггер, единичный и нулевой входы которого соединены соответственно с выходами первого и третьего элементов задержки. а выход — с входом запуска блока памяти. вход первого и второго адресов которого являются входами соответственно первого и второго сомножителей блока умножения, а выход блока памяти соединен с четвертым управляющим выходом блока умножения, вход первого элемента задержки соединен с входом запуска блока умножения и является пятым управляющим выходом блока, а выходы.первоГо, второго, третьего и четвертого элементов задержки подключены к первому, второму и третьему управляющим выходам и выходу сигнала конца умножения блока соответетвенно.

3. Устройство для. возведения в степень, содержащее регистр основания вспомогательный регистр, блок управления и накапливающий сумматор, выход которого является выходом устройства, о.т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр сомножителя, регистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит формирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ, шесть элементов задержки, два элемента НЕ, элемент 2И-ИЛИ, причем инверсный выход первого триггера соединен с первыми . входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемен- à. .ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соеди. нен с выходом первого элемента И и с первым входом элемента 2И-ИЛИ, второй и третий входы которого соединены с выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и четвертый вход элемента 2И-ИЛИ подключены к.выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены

1076905 соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра пока зателя степени и через второй элемент НЕ с вторым входом четвертого элемента И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первым входом третьего элемента ИЛИ и через второй элемент задержки соединен с выходом. девятого элемента И и первым входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым входом четвертого элемента ИЛИ, вторым входом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элемента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ и непосредственно — с первым входом пятого элемента ИЛИ, вторым входом подключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого элемента И и подключены к выходу сигнала конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления накапливающего сумматора и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу разрешения записи первого коммутатора, третий и четвер тый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И и шестого элемента задержки, вход которого подключен к входу запуска устройства и к второму входу разрешения записи, первого коммутатора, выход шестого элемента задержки объединен с вторым входом первого триггера и подключен к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени устройства, а выход— с входом дешифратора нуля, выходы второго и четвертого элементов задержки подключены соответственно к первому и второму входам разрешения записи второго коммутатора, . первый информационный вход которого непосредственно, а второй через ре,гистр сомножителя и информационный вход вспомогательного регистра под= ключены к выходу накапливающего сумматора, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора, первый и второй управляющие входы регистра основания подключены соответственно к выходам циклического и однократного сдвига блока умножения, вход обнуления регистра основания соединен с выходом пятого элемен. та ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемента 2И-ИЛИ которого соединены соответ ственно с входом разрешения записи регистра сомножителя и выходом окон-. чания операции устройства, выходы второго и первого Коммутаторов соединены с информационными входами регистра основания и накапливающего сумматора, второй вход обнуления и вход сложения которого подключены к первому и второму управляющим выходам блока умножения, третий управляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания устройства и выходу регистра основания. четвертый и пятый управляющие выходы блока умножения соединены с первым и вторым входами сдвига вспомогательного регистра, выход старшего разряда которого подключен к управляющему входу блока умножения, первый и второй тактовые входы блока умножения соединены с соответствующими тактовыми входами устройства.

4. устройство по п. 3, о т л ич а ю щ е е с я тем, что блок умножения содержит счетчик по модулю, триггер, два элемента И и элемент задержки, вход которого соединен с. входом запуска блока умножения и четвертым управляющим выходом блока, выход элемента задержки подключен к единичному входу триггера; к перво му управляющему выходу и выходу однократного сдвига блока, нулевой вход триггера соединен с выходом счетчика по модулю и является выходом сигнала конца умножения блока, счетный вход счетчика по модулю подключен к выходу первого элемента И, выходу циклического сдвига и пятому управляющему выхоНУ блока, первый вход первого элемента И соеди. нен с выходом триггера и первым входом второго элемента И, второй вход которого и второй вход первого элемента И подключены соответственно к первому и второму тактовым входам блока, третий вход второго элемента И соединен с управляющим входом блока, выход второго элемента И подключен к второму и третьему управляю щим входам блока.

107б905

Изобретение относится к цифровой вычислительной технике и может быть применено при аппаратной реализации операции возведения в степень в ЦВМ и системах управления и регулирова5 ния.

Известно устройство для возведения в степень, содержащее (N+2) регистра управления и (N-I) сумматоров (N — максимально допустимый для данного устройства показатель степени) (1) .

ЕЕедостатком укаэанного устройства является большой расход оборудова ния.

Наиболее близким к предлагаемому .является устройство для возведения в степень, содержащее регистр основа ния, вспомогательный регистр группы элементов И, элемент ИЛИ, блок управ ления, регистр результата и накапливающий сумматор,- выход которого является выходом устройства j2) .

Однако известное устройство харак теризуется недостаточным быстродействием.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для возведения в степень по первому варианту, содержащее регистр основания, вспомогательный регистр, блок управления и регистр результата, выход которого является выходом устройства, введены регистр сомножителя, регистр з показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит формирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ,Е(» шесть элементов задержки, два элемента HE элемент 2И-ИЛИ, причем инверсный выход первого триггера соединен с первыми входами соответст-. венно первого и второго элементов И, / вторые входы которых подключены к вы. ходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходом первого элемента И и с первым входом элемента 2И-ИЛИ, второй и третий входы которого соединены с выходом дешифратора нуля и через первый эле- 60 мент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и четвертый вход элемента 2И-ИЛИ подключены к выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра показателя степени и через второй элемент НЕ с вторым входом четвертого элемента И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первым входом третьего элемента ИЛИ и через второй элемент задержки соединен с вы. ходом девятого элемента И и первым входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым входом четвертого элемента ИЛИ, вторым вхо дом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элемента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ и непосредственно — с первым входом пятого элемента ИЛИ, вторым входом подключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого элемента. И и подключены к выходу сигнала конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления регистра результата и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу разреше. ния записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И и шестого элемента задержки, вход которого подключен к входу запуска устройства и к второму входу разрешения записи первого коммутатора, выход шестого элемента задержки объединен с вторым входом первого триггера и подключен к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени .устройства, а выход — с входом дешифратора нуля, выходы второго и четвертого элементов задержки подключены соответственно к первому и второму входам разрешения записи второго коммутатора, первый информационный вход которого непосредственно, а второй

1076905

Поставленная цель достигается тем, что в устройство для возведения в степень по второму варианту, со- . 60 держащее регистр основания, вспомогательный регистр, блок управления и накапливающий сумматор, выход которого является выходом устройства, введены регистр сомножителя, ре65,через регистр сомножителя и информационный вход вспомогательного регист, ра подключены к выходу регистра результата, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора и к входу первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом регистра основания, первый и второй управ. ляющие входы которого подключены соответственно к выходу обнуления блока умножейия и выходу пятого элемента ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемента 2И-ИЛИ которого соединены со- 15 ответственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, выходы второго и первого коммутаторов соединены с информационными вхо 20 дами соответственно регистра основания и регистра результата, второй вход обнуления которого подключен к первому управляющему выходу блока умножения, второй управляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания уст. ройства и четвертому управляющему выходу блока умножения, пятый управляющий выход которого соединен с входом разрешения записи вспомогательного регистра.

Кроме того, блок умножения содержит цепочку из четырех последовательно соединенных элементов задержки, блок памяти и триггер, единичный и нулевой входы которого соединены соответственно с выходами первого 40 и третьего элементов задержки, а выход — с входом запуска блока памя. ти, вход первого и второго адресов которого являются входами соответственно первого и второго сомножите- 45 лей блока умножения, а выход блока памяти соединен с четвертым управляющим выходом блока умножения, вход первого элемента задержки соединен с входом запуска блока умножения и 50 является пятым управляющим выходом блока, а выходы первого, второго, третьего и четвертого элементов задержки подключены к первому, второму и третьему управляющим выходам и выходу сигнала конца умножения блока соответственно. гистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит формирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ, шесть элементов задержки, два элемента НЕ, элемент 2И-ИЛИ, причем инверсный выход первого триг. гера соединен с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходом первого элемента И и с первым входом элемента 2И-ИЛИ, второй и третий входы которого соединены с выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элемента И, второй вход которого и чет- вертый вход элемента 2И-ИЛИ подключены к выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра показателя степени и через второй элемент НЕ с вторым входом четвертого элемен-. та И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первым входом третьего элемента ИЛИ и через второй элемент задержки соединен с выходом девятого элемента И и первым ,входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым входом четвертого элемента ИЛИ, вторым входом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элеМента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ,и непосредственно с первым входом пятого элемента ИЛИ, вторым входом подключенного к выходу девятого элемента И, второй вход

1076905

40 которого и третий вход восьмого элемента И объединены с вторым входом седьмого элемента И и подключены к выходу сигнала конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления накаплинающего сумматора и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу резрешения записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И и шестого элемента задержки, вход которого подключен 15 к входу. запуска устройства и к второму входу разрешения записи первого коммутатора, выход шестого элемента задержки объединен с вторым входом первого триггера и подключен к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени устройства, а выход — с входом дешифратора нуля, выходы 25 второго и четвертого элементов задержки подключены соотнетственно к первому и второму входам разрешения записи второго коммутатора, первый информационный вход которого непосредственно, а второй через регистр сомножителя и информационный вход вспомогательного регистра подключены к выходу накапливающего сумматора, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора, первый и второй упранляющие нходы регистра основания подключены соответственно к выходам циклического и однократного сдвига блока умножения, вход обнуления регистра основания соединен с выходом пятого элемента ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемЕнта 2И-ИЛИ которого соединены соответственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, ныходы второго и первого коммутаторов соединены. с информационными вхо- 50 дами регистра основания и накапливающего сумматора, второй нход обнуления и вход сложения которого подключены к первому и второму управляющим выходам блока умножения, третий уп- 55 равляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основа- 60 ния устройства и выходу регистра основания, четвертый и пятый управляющие выходы блока умножения соединены с первым и вторым входами сдвига вспомогательного регистра, выход старшего разряда которого подключен к управляющему входу блока умножения, первый и второй тактоные входы блока умножения соединены с соответствующими тактовыми входами устройства.

1<роме того, блок умножения содержит счетчик по модулю, триггер, дна элемента И и элемент задержки, вход которого соединен с входом запуска блока умножения и четвертым управляющим выходом блока, выход элемента :задержки подключен к единичному входу триггера, к первому управляющему выходу и выходу однократного сдвига блока, нулевой вход триггера соединен с выходом счетчика по модулю и является выходом сигнала конца умножения блока, счетный вход счетчика по модулю подключен к выходу первого элемента И, выходу циклического сдвига и пятому управляющему выходу блока, первый вход перного элемента И соединен с выходом триггера и первым входом второго элемента И, второй вход которого и второй вход первого элемента И подключены соответственно к первому и второму тактовым входам блока, третий вход второго элемента И соединен с управляющим входом блока, выход второго элемента И подключен к второму и третьему управляющим входам блока, На фиг, 1 представлена блок-схема устройства для возведения в степень по первому варианту, на фиг.2блок управления, на фиг. 3 — блок умножения, на фиг. 4 — блок-схема устройство для возведения н степень по второму варианту, на фиг.5схема блока умножения к нему.

Устройство по первому варианту (фиг. 1) содержит регистр 1 показателя степени, вспомогательный регистр 2, регистр 3 сомножителя, регистр 4 основания, регистр 5 резуль. тата, блок 6 умножения, первый 7 и второй 8 коммутаторы, блок 9 управления и дешифратор 10 нуля. Кро" ме того, на фиг. 1обозначены вход 11 показателя степени устройства, выход 12 регистра результата, вход 13 основания устройства, вход 14 запуска устройства и выход 15 окончания операции устройства °

Блок управления (фиг. 2) содержит формирователь 16 импульсов, триггеры 17-19, элементы, 20-25 задержки, элементы И 26-34, элементы ИЛИ 35-39, элементы НЕ 40 и 41, элемент 2И-ИЛИ 42. На схеме блока управления обозначены также выход 43 дешифратора нуля, выход 44 младшего разряда регистра показателя степени, выход 45 сигнала конца умножения, блока умножения, вход 46 разрешения записи регистра показа1076905

10 теля степени, вход 47 сдвига регистра показателя степени, вход 48 запуска блока умножения, пер вый 49 и второй 50 входы разрешения записи первого коммутатора, первый 51 а второй 52 входы разрешения записи второго коммутатора, второй управляющий вход 53 регистра основания, вход 54 разрешения записи регистра сомножителя, первый вход 55 обнуления регистра результата.

На фиг. 3 обозначены элементы 56-59 задержки. триггер 60, блок 61 памяти, вход 62 запуска блока умножения, первый, второй и третий управляющие выходы 63-65 блока умножения, выход 66 сигнала конца умножения, входы 67 и 68 первого и второго сомножителей блока умножения, а также четвертый 69 и пятый 70 управляющие выходы блока умножения.

Устройство по второму варианту вместо регистра 5 содержит накапливающий сумматор 71.

Блок умножения устрОйства по второму варианту содержит элемент 72 задержки, триггер 73, элементы И 74 и 75 и счетчик 76 по модулю. Кроме того, на схеме блока обозначены вход 77 запуска блока умножения, управляющий вход 78 блока умножения, первый 79 и второй 80 тактовые входы, четвертый 81 и первый 82 управляющие выходы, выход 83 циклического сдвига, пятый управляющий выход 84, выход 85 однократного сдвига, третий 86 и второй 87 управляющие выходы блока умножения, а также выход 88 сигнала конца умножения.

Принцип работы устройства для воз. ведения в степень заключается в следующем.

Из пяти регистров 1-5 регистры 1, 2 и 4 выполнены в виде регистров сдвига. Начальное состояние: в регистре 1 помещен показатель степени — целое двоичное число, в регистре 5 — основание степени в любой системе счисления и с любой формой представления запятой(в данном случае двоичное число с фиксированной запятой) .

Пусть ПА-Б означает пересылку из регистра A в регистр Б, например

П2-5 означает пересылку иэ регистра 2 в регистр 5. Умножение выполняется над содержимыми регистров 4 и 5, в ходе операции- выполняется пересылка П5-2, затем собственно умножение, результат которого засылается в регистр 5, а один из сомножителей сохраняется в регистре 2.

Выполняя сдвиг в регистре 1, конт; ролируют содержимое младшего разряда перед сдвигом. В зависимости от этого выполняется определенная после довательность действиия (умножение обозначено через "х"):

0 = П5-4, х

1 (первая) = П5-3

1 (не первая и не последняя)= — П5-4,х, ПЗ-4,х, П5-3, П2-5

1 (последняя) = П5-4,х, П3-4,х.

При этом после выполнения соответствующей последовательности действий снова запускается сдвиг и т.д. до тех пор, пока после очередного сдвига в регистре 1 не окажется ни одной

1. Пример возведения числа Cf в степень 11010 представлен в таблице.

15 При умножении содержимое регистров 2 и 4 .образовывает адрес ПЗУ, а содержимое данного слова ПЗУ вЂ” произведение .

Коммутаторы 7 и 8 однотипны и состоят из собственно трех или двух групп двухвходовых элементов И, первые входы каждого из котовых подсоединены к одному из информационных входов (в своей группе входов), вто25 рые — к управляющему входу, соответствующему данному направлению коммутации, а выходы — к одному из входов группы трехвходовых элементов ИЛИ, выходы которых образуют группу выхо30 ов коммутатора..

Формирователь 16 обеспечивает формирование импульса, задержанного относительно запускающего, и может состоять, например, из элемента задержки и одновибратора или триггера и элемента И, на второй вход которого поступают тактовые импульсы.

Установка в "1" и гашение триггеров 17-19 осуществляется по заднему фронту.

40 устройство по второму варианту (фиг. 3) отличается от устройства по первому варианту тем, что в нем вместо регистра 5 использован накапливающий сумматор 71, который мо45 жет быть выполнен, например, в виде комбинационного сумматора и регистра.

Рассмотрим подробнее работу уст ройства по первому варианту.

Сигнал запуска по входу 14 (фиг. 1 и

2) поступает на вход элемента 21 задерж-. ки и по выходу 50 поступает на коммутатор 7,обеспечивая занесение основания степени через вход 13 в регистр 5 (будем считать,что в исходном состоянии все регистры и триггеры погашены) .Сигнал с выхода элемента 21 гасит триггер

17, по выходу 46 разрешает занесение в регистр 1 показателя степени по входам

11 и через элемент ИЛИ 35 запускает фор60 мирователь 16.Сигнал с выхода последнего поступает на первые входы элементов И 28 и 29 и по выходу 47 на сдвиг. .вправо регистра 1. Так как сдвиг выполняется по заднему фронту сигнала, то вначале срабатывает один иэ

1076905

10 элементов И 28 и 29, на вторые входы которых поступают потенциал с выхода младшего разряда регистра 1 по входу 44 и его инверсия с элемента HE 41.

Пусть содержимое младшего разря- 5 да равно О. Тогда срабатывает элемент И 29, который гасит триггер 18, через элементы ИЛИ 36 и 38 и выход 54 гасит регистр 4, через элемент 22 задержки и выход 52 посту- 1О пает на коммутатор 8, обеспечивая пересылку П5-4, и через эле- . мент ИЛИ 37 и выход 48 запускает блок 6 умножения. Сигнал запуска последнего поступает на вход цепоч- 15 ки из четырех элементов задержки и осуществляет пересылку П5-2, поступая на регистр 2. Элементы задерж.ки своими сигналами последовательйо осуществляют гашение регистра 5> занесение произведения в регистр 5 (открывают соответствующее направление в коммутаторе 7) гашение регистра 4 и формируют сигнал конца умножения. Последний по входу45 поступает на элементы И 31-33, но так как триггеры 18 и 19 погашены, то срабатывает элемент И 32, сигМГал с выхода которого через элемент ИЛИ 35 вновь запускает формирователь 16 (если основание степени 30 может быть любым числом, и том числе и нулем, то показатель не может быть равен нулю).

Пусть содержимое младшего разряда равно 1. Тогда срабатывает эле- 35 мент И 28, а так как триггер 17 погашен, то через элемент И 26 запускается элемент 20 задержки. Так как.в моменту появления импульса на выходе последнего сдвиг в ре- 4П гистре 1 закончится, то далее мо- гут иметь место два случая. Если после сдвига содержимое регистра 1 равно нулю, то блок 10 вырабатывает высокий потенциал, который по вхо- 45 ду 43 поступает на элемент HE 41 и элемент 2И-ИЛИ 42, Сигнал с выхода элемента 20 задержки также поступает на элемент 2И-ИЛИ 42, сигнал с выхода 15 которого есть сигнал окончания операции. Если после сдвига содержимое регистра 1 не равно нули, то на вход 43 поступает низкий потенциал. Тогда срабатывает элемент И 30, на входы которого поступает высокий потенциал с элемента НЕ 40 и сигнал с элемента 20 задержки. Образующийся сигнал через элемент ИЛИ 39 поступает по входу 54 на регистр 3, осуществляя пересылку П5-3, а также устананливает в "1", триггер 17 и через элемент 35 ИЛИ вновь запускает формирователь 16.

При выходе из формирователя 16 следующего импульса также могут 65 иметь место дна случая: содержимое младшего разряда регистра 1 равно нулю или оно равно 1. В первом случае блок 9 упранления работает аналогично описанному. Во втором случае работа блока меняется, так как триггер 17 находится н состоянии "1".

При этом сигнал с выхода элемента И 28 через элемент И 27 устананлинает н "1" триггер 18 и через элемент ИЛИ 36 поступает на элемент 22 задержки, а также через элемент ИЛИ 38 и выход 53 гасит содержи мое регистра 4. Затем, аналогично описанному, запускаются пересылка П5-4 и операция умножения. По сиг налу конца умножения срабатывает элемент И 31,, сигнал с выхода которого устанавливает н "1" триггер 19, поступает на элемент 23 задержки и через элемент ИЛИ 38 и выход 53 гасит регистр 4. Сигнал с выхода элемента 23 задержки по выходу 51 поступает на коммутатор 8, обеспечивая пересылку П3-4, гасит триггер 18 и через элемент ИЛИ 37 вновь запускает операцию умножения.

По сигналу конца умножения срабатывает элемент И 33, сигнал с выхода которого поступает на элемент И 34 и элемент 2И-ИЛИ 42. Если н данный момент содержимое регистра 1 равно нулю, то на входе 43 высокий потенциал и срабатывает элемент ?И-ИЛИ 42, сигнал с которого снидетельстнует об окончании операции. В противном случае высокий потенциал будет на выходе элемента НЕ 41 и сработает элемент И 34

Сигнал с его выхода поступит на элемент 24 задержки и через элемент ИЛИ 39 осуществит пересылку П5-3, Сигнал с выхода элемента 24 поступит на .элемент 25 задержки и по выходу 55 на регистр 5, осуществляя его гашение. Сигнал с выхода элемента 25 по выходу 48 поступит на коммутатор 7, обеспечивая пересылку П2-5 и через элемент ИЛИ 35 на вход формирователя 16, обспечиная продолжение операции возведения в степень.

Так будет продолжаться до.тех пор, пока после очередного сдвига в регистре 1 не останется 1 и на выходе 15 не образуется сигнал окончания операции возведения в степень.

После этого по выходам 12 с регистра 5 может быть произнеден съем результата °

Работа устройства по второму варианту отличается только выполнением операции умножения. Сигнал с выхода элемента ИЛИ 37 через выход 48 и вход 77 запускает элемент 72 задержки и поступает на регистр 2 для выполнения пересылки П5-2 и пересылки из накапливающе12

1076905

Регистр 1 Младший разряд регистра 1

Регистр 2 Регистр . Регистр 4 Регистр 5 Выполнение действия .1

11010 а2

П5-4 х

01101 а2

П5-3

00110 а П5-4 х

4 а2

00011

П5-4,х

00001 а О

ПЗ-4 х

8 а а8

П5-3, П2-5

l6 а и а

П5-4 х

00000

7б а ю а

ПЗ-4 х го сумматора 71 в регистр 2. Затем сигнал с выхода элемента 72 задержки устанавливает в "1" триггер 73 и по выходу 82 поступает на накапливающий сумматор 71, обеспечивая его гашение. Кроме того, сигнал с выхода элемента 72 задержки по выходу 69 поступает на регистр 4, обеспечивая однократный сдвиг содержимого вправо, что необходимо при выполнении умножения с фиксированной запятой.

На вход 78 поступает сигнал с вы,хода старшего разряда регистра 2, на входы 79 и 80 — тактовые импульсы

4 и, сдвинутые друг относительно друга (тактовое устройство на фиг. 1 и 4 не изображено). В этом случае формирователь 16 целесообразно выполнить в виде триггера, выход которого соединен с первым входом элемента И, на второй вход которого поступают тактовые импульсы р, сдви нутые соответствующим образом от f<, Если на вход 78 поступает высокий потенциал, то элемент И 75 срабатывает и на его выходе образуется сигнал по импульсу f, Этот сигнал через выход 86 .поступает на коммутатор 7, открывая направление регистр 4 — накапливающий сумматор 71, и через выход 87 на сумматор 71, обеспечивая сложение. Затем срабаты вает элемент И 74, сигнал с выхода которого поступает на счетный вход счетчика 76, по выходу 83 поступает на регистр 4, обеспечивая циклический сдвиг его содержимого вправо, и по выходу 84 - на регистр 2, обеспечивая сдвиг его содержимого влево (считается, что в левых разрядах регистра 2 и 4 расположены старшие

10 разряды числа). Если на вход 78 поступает низкий потенциал, то сложения по очередному импульсу Г не производится, а выполняются сдвиги и изменения содержимого счетчика 76.

15 Последний считает rfo модулю, равному разрядности устройства, так что после выполнения и сдвигов регистра 2 на выходе счетчика 76 образуется сигнал конца умножения, который гасит триггер 73 и через выход 88 и вход 45 поступает в блок 9 управления. Съем результата операции возведения в степень осуществляется из накапливающего сумматора 71 по

25 выходам 12 °

Таким образом, предлагаемое устройство характеризуется более высоким быстродействием по сравнению с прототипом.

1076905

1076905

Составитель Н.Шелобанова

Техред С.Легеза КорректорО.Билак

Редактор A.Огар

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4

Заказ 750/46 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5