Матричный вычислитель

 

1. МАТРИЧНЫЙ ВЫЧИСЛИТЕЛЬ, содержащий (п-1) сумматоров ( П - разрядность выходного кода) и элемент ИЛИ, входы которого соединены с входами двух старших разрядов аргумента устройства, выход j-ro разряда (J3B2,3,..., i+2) i-го сумматора (,2,..., n-2) соединен с (j-l)-M разрядом первого входа (i+1)-го сумматора , отличающийся гем, что, с целью расширения класса решаемых задач путем дополнительной Возможности вычисления обратной функции помимо пряглой, в него введены (и -1) функциональных переключателей, одноразрядный сумматор и коммутатор, причем управляющие входы функциональных переключателей и ,коммутатора и младшие разряды первых входов сумматоров соединены с управляющим вхог дом вычислителя, первый выход (i+l)го функционального переключателя соединен с вторым входом 1-го сумматора , первый вход

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (1Ь

З(51) G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3425038/18-24 (22) 19.04.82 (46) 30.03.84. Бюл. Р 12 (72) Г.E.Пухов, A È.Стасюк и Ф.Е.Лисник (71) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР.

Ф 773617, кл. Я 06 F 7/552, 1980.

2. Авторское свидетельство СССР

9 857981, кл. Q 06 F 7/552, 1981 (прототип). (54)(57) 1. МАТРИЧНЫЙ ВЫЧИСЛИТЕЛЬ, содержащий (n -1) сумматоров (и — разрядность выходного кода) и элемент

ИЛИ, входы которого соединены с входами двух старших разрядов аргумента устройства, выход j-го разряда () =2,3,..., i+2) i--ro су{катора (i =1,2,..., n -2) соединен с (j-1)-и разрядом первого входа (i+1)-го сумматора, отличающийся тем, что, с целью расширения класса решаемых задач путем дополнительной возможности вычисления обратной функции помимо прямой, в него введены (1(-1) функциональных переключателей, одноразрядный сумматор и коммутатор, причем управляющие входы функциональных переключателей и,.коммутатора и младшие разряды первых входов сум" маторов соединены с управляющим вхо дом вычислителя, первый выход (i+1)ro функционального переключателя сое дииеи с вторым входом 1-го сумматора, первый вход (+1)-ro функционального переключателя (1=0,1,2,...ф»2) соединен с (29+2 )-м, (2k +3) -м и(2Ф+4)-м разрядами входа аргумента вычислителя, выход переноса и старшего разряда суммы 1-го сумматора соединен с вторым информационным вхоцом ((+1)-ro функционального пе)ре {лючателя, выход элемента ИЛИ соединен с вторым информационным входом первого функционального переключателя, первый и второй информационные входы коммутатора соединены соответственно с выходом переноса старшего разряда первого сумматора и выходом старшего разряда третьего функционального переключателя, выход которого подключен к входу переноса одноразрядного сумматора, разрядный. вход которого соединен с первым выходом первого функционального переключателя, вход старшего разряда (1 +2)-го функционального переключателя соединен с выходом старшего разряда ((,+3)-ro функционального переключателя (4 =1,2,..., n -4), вход I старшего разряда первого функционального переключателя соединен с выходом старшего разряда второго функционального переключателя, выход (n -1)-ro сумматора и вторые выходы функциональных переключателей соеди- иены с выходом устройства, третий вы-ход i-ro функционального переключателя соединен с (i+1)-м разрядом третьего информационного входа в -гс функционал -ного переключателя . (m=

= 1, 1+1,..., и -1), третий выход первого функционального переключателя соединен с разрядным входом первого сумматора, выход одноразрядного сумматора соединен с вторым информационным входом второго функционального переключателя.

2. Вычислитель по п. 1, о т л ич а ю шийся тем,, что первый функциональный переключатель содержит шесть элементов 2И-ИЛИ, первые входы которых соединены с управляющим входом функционального переключателя, вторые входы второго, третьего и четвертого элементов 2Й-ИЛИ соединены с первым разрядом первого информационного входа функционального переключателя, третий вход второго, четвертый вход третьего, вто1083185 рой и третий т ходы пятого и шестоГо элементов 2И-ИЛИ соединены с вторым разрядом первого информационного входа функционального переключателя, четвертый вход пятого и второй вход шестого элементов 2И-ИЛИ соединены с третьим разрядом первого информационного входа функционального переключателя, второй вход первого, чет-. вертый вход второго и третий вход четвертого элементов 2И-ИЛИ соединены с вторым информационным входом функционального переключателя, третий вход первого элемента 2И-ИЛИ соединен с входом старшего разряда функционального переключателя, выход второго элемента 2И-ИЛИ соединен с первым выходом функционального переключателя, второй выход которого соединен с выходом четвертого элемента

2И-ИЛИ, выходы третьего, пятого и шестого элементов 2И-H3IH соединены с третьим выходом функционального переключателя, выход старшего разряда которого соединен с выходом первого элемента 2И-ИЛИ.

3. Вычислитель по и. 1, о т л ич а ю шийся тем, что (i +1)-й функциональный переключатель содержит (i +7) элементов 2И-ИЛИ, первые входы которых соединены с управляющим входом функционального переключателя, первый выход которого .соединен с выходами элементов 2И-ИЛИ с третьего по (i +7)-й, вторые входы элементов 2И-ИЛИ с третьего по

Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного вычисления операции корня квадратного или квадрата числа.

Известно устройство для извлечения квадратного корня, содержащее (n-1) группу последовательно соединенных одноразрядных сумматоров, группу сумматоров по модулю два, группу элементов ИЛИ, группу элементов НЕ, (и-2) дополнительные груп пы из (n-i-1) сумматоров по модулю два в каждой, группу элементов И и генератор единиц, причем выход каждого J-ro ()=1,2,...,2+i) одноразрядного сумматора i-й группы (i=

=1,2,. ° .и) соединен с первым входом ()-1)-ro одноразрядного сумматора (i+1)-й группы 1 ).

Недостатком данного устройства является ограниченный класс решаемых!

1+6)-й соединены с выходом первого элемента 2И-ИЛИ, третьи входы (1+3) ro. и. (1 +4)-го элементов 2И-ИЛИ соединены с первым разрядом первого информационного входа функционального переключателя, второй разряд первого информационного входа которого соединен с третьими входами (1 +6)-го и (1+7)-го элементов 2И-ИЛИ, четвертый вход (1+б)-го и второй

:вход (+7)-го элементов 2И-ИЛИ соединены с третьим разрядом первого информационного входа функционального переключателя, второй и третий .входы второго элемента 2И-ИЛИ соединены с вторым информационным входом функционального переключателя, второй вход первого элемента 2И-ИЛИ соединен с вторым входом второго эле-., мента 2И-ИЛИ и с вторым информационным входом и выходом старшего разряда функционального переключателя, выход второго элемента 2И-ИЛИ соединен с вторым выходом функциОнального переключателя, третий вход второго элемента 2И-ЙЛИ соединен с входом старшего разряда функционального переключателя, третий вход (1+3)-го элемента 2И-ИЛИ (=1,2, ° ., 1 ) соединен с соответствующим разрядом третьего информационного входа функционального переключателя, выход которо

ro соединен с выходом (1+5-)-го элемента 2И-ИЛИ, выход второго элемента

2И-ИЛИ соединен с вторым выходом функционального переключателя. задач из-за того, что в устройстве реализуется только операция извлече ния квадратного корня.

Наиболее близким к иредлагаемому

5.по технической сущности является устройство, содержащее (и-1) группу последовательно соединенных одноразрядных сумматоров по (2+1) в каждой i-й группе, группу. сумматоров по

1() модулю два, группу элементов ИЛИ, группу элементов НЕ, группу из (n-2) элементов И и генератор единиц, причем выход каждого g-го одноразрядного сумматора ()=1,2,...,2+i) (i+1)-й группы соединен с первым входом (j-1)-го одноразрядного сумматора i-й группы (2 .

Недостатком известного устройства является ограниченный класс решаемых задач, определяемый тем, что в нем

2О реализуется только одна функция и не реализуется обратная. цель изобретения — расширение класса решаемых задач за счет допол-

1Р83185

Поставленная цель достигается тем, что в матричный вычислитель, содержащий (n-1) сумматоров (и- разрядность выходного кода) и элемент

ИЛИ, входы которого соединены с входами двух старших разрядов аргумента устройства, выход j-Fo разряда (,)=2,3,...,i+2) i-ro сумматора

t0 (i=1,2,...,n-2) соединен с (j-1)-м разрядом первого входа (i+1(-го сумматора, введены (n-1} функциональных переключетелей, одноразрядный сумматор и коммутатор, причем управляющие входы функциональных переключателей и коммутатора и младшие разряды первых входов сумматоров соединены с управляющим входом вычислителя, первый выход (i+1)-ro функционального переключателя соединен с вторым входом -rî сумматора, первый информационный вход (к+1)-го,функционально.го переключателя (к=0,1,2,... n-2). соединен с (2к+2)-м, (2к+3)-м и (2к+4)-м разрядами входа аргумента вычислителя, выход переноса и старшего разряда суммы. i-го сумматора соединен с вторым информационным входом (i+1)-ro функционального переключа- ЗО теля, выход элемента ИЛИ соединен с вторым информационным входом первого функционального переключателя, первый и второй информационные входы коммутатора соединены соответственно 35 с выходом переноса старшего разряда первого сумматора и выходом старшего разряда третьего функционального переключателя, выход которого подключен к входу переноса однораз- 4( рядного сумматора, разрядный вход которого соединен с первым выходом первого функционального переключателя, вход старшего разряда (2+2)-ro функционального переключателя соеди- 45 нен с выходом старшего разряда (2+3)го функционального переключателя (6=1,2,..., n-4), вход старшего разряда первого функционального переключателя соединен с выходом старшего разряда второго функционального переключателя, выход (и-1)-го сумматора и вторые выходы функциональных переключателей соединены с вы- ходом устройства, третий выход i-ro функционального переключателя соеди- 55 нен с (i+1)-м разрядом третьего информационного входа m-го функционального переключателя (m=i,i+1,..., п-1), третий выход первого функционального переключателя соединен с . 60 разрядным входом первого сумматора, выход одноразрядного сумматора соединен с вторым информационным входом второго функционального переключагеля. 65

При этом (i+1)-й функциональные пере ключатель содержит (i+7 ) элементов 2И-ИЛИ, первые входы которых соединены с управляющим входом функционального переключателя, первый выход которого соединен с выходами элементов 2И-ИЛИ с третьего по (i+7)-й, вторые входы элементов

2И.- ИЛИ с, третьего по (i+6)-й соединены с выходом первого элемента

2И-ИЛИ, третьи входы (i+3)-ro u (i+4)-го элементов 2И-ИЛИ соединены с первым разрядом первого информационного входа функционального переключателя, второй разряд первого информационного входа . которого соединен с третьими входами (i+6)-го и (i+7)-го элементов 2И-ИЛИ, четвертый вход (i+6)-ro и второй вход (i+7)-го элементов 2И-ИЛИ соединены с третьим разрядом первого информационного входа функционального переключателя, второй и третий входы второго элемента 2И-ИЛИ соединены с вторым информационным входом функционального переключателя, второй вход первого элемента 2И-ИЛИ соединен с вторым входом второго элемента

2И-ИЛИ и с вторым информационным входом и выходом старшего разряда функ-: нительной возможности вычисления обратной функции у= )/х.

Причем первый функциональный переключатель содержит шесть элементов 2И-ИЛИ, первые входы которых соединены с управляющим входом порвого функционального переключателя, вторые входы второго, третьего и четвертого элементов 2И-ИЛИ соединены с первым разрядом первого информационного входа функционального переключателя, третий вход второго, четвертый вход третьего, второй и третий входы пятого и шестого элементов 2И-ИЛИ соединены с вторым разрядом первого информационного входа функционального переключателя, четвертый вход пятого и второй вход шестого элементов 2И-ИЛИ соединены с третьим разрядом первого информационного входа функционального переключателя, второй вход первого, четвертый вход второго и третий вход четвертого элементов 2И-ИЛИ соединены с вторым информационным входом функционального переключателя, третий вход первого элемента 2И-ИЛИ соединен с входом старшего разряда функционального пер ключателя, выход второго элемента 2И-ИЛИ соединен с первым выходом функционального переключателя, второй выход которого соединен с выходом четвертого элемента 2И-ИЛИ, выходы третьего, пятого и шестого элементов 2И-ИЛИ соединены с третьим выходом функционального переключателя, выход старшего разряда которого соединен с выходом первого элемента 2И-ИЛИ.

1083185 (2) 3) 35 (1) и

45 — разрядная матрица, пред- 50 ставляющая собой иэображения х при

n=4.

P х

Далее каждый определяется по выражению (5) 65 ционального переключателя, выход второго элемента 2И-ИЛИ соединен с вторым выходом функционального переключателя, третий вход второго элемента

2И-ИЛИ соединен со входом старшего разряда функционального переключателя,5 третий вход (m+3)-ro элемента 2И-ИЛИ (r=1,2,...,i) соединен с соответствующим разрядом третьего информационного входа функционального переключателя, выход которого соединен 10 с выходом (i+5)-го элемента 2И-ИЛИ, выход второго элемента 2И-ИЛИ соединен с вторым выходом функционального переключателя.

На фиг. 1 представлена блок-схема 15 предлагаемого вычислителя; на фиг. 2-4 - логические элементы 2И-ИЛИ, используемые в функциональных переключателях; на фиг. 5 — схема коммутатора; на фиг. б — блок-схема ва- 20 рианта реализации вычислителя (n=5)

Матричный вычислитель содержит . элемент ИЛИ 1, сумматоры 2, переключатели 3 кода, коммутатор 4, управляющий вход 5, вход б, а также,выходы 7 и 8. Функциональные переключатели содержат элементы 2И-ИЛИ 9-11.

Работу матричного вычислителя объясним на примере определения функции вида у=х2 и обратной функции х=Ту.

Операция возведения в квадрат, Представим выражение у=х в разрядной форме у = хх, 9У

Y где х г 2п

У У У2

0 разрядные векторы, представляющие уо-4 бой разрядное изображение х и у соответственно;

Процесс нахождения искомого вектора у в соответствии с выражением (1) при n=5 может быть представлен в 60 виде

Операция извлечения квадратного корня. Для определения значений разрядов х искомого вектора х представим выражение (1 ) как у — хх = 0 и запишем в развернутой форме. при в=5.

Обозначим в выражении (3I следукацие разрядные векторы:

X(11

Х(21= 0 Д Я 1 х " = 0 х х х ... х 1

Старший разряд х искомого вектора х определяется на основании зависимости

=у Ч . (4)

1+1 последующий разряд х в соответствии с (31

1 1 (11 х = . при

2 f =0

1 где 1" — значение переноса из старшего разряда вектора

1083185 ч (11 у (1< определяемого на основании выражения

Ч(1 ) Ч (i-q) ч(11 (11 (6)

I величина, принимающая знаЧения (11 (-1) 1

5 при . (7)

2 (-1) (, когда 1=1, 1(о)=1, у (1 =у и g =2

Вычислитель работает следующим образом.

Режим возведения в квадрат. На управляющий вход 5 подается нулевой сигнал, благодаря чему логические элементы всех функциональных переклю-)5 чателей настраиваются на реализацию зависимости (2), а выходы переноса второго и первого разрядов первого и второго сумматоров 2 соединяются через второй.и третий входы коммута- 70 тора 4 с входом переноса первого разряда первого сумматора 2, При„подаче на вход 6, т,е. на разряды 6-6, )соответственно значений х — х вектора х в вычитателе протекает пере- 75 ходной процесс. После окончания переходного процесса с первого и второго выходов первого преобразователя 3 кода поступают векторы

1 )Х 2 х+хх 0 х и

I которые суммируются в первом сумма- торе 2. Результат суммирования поступает на первый вход второго сумматора 2, на второ х то го поступает вектор х +х формируемый во втором функциональном переключателе 3. В третьем сумматоре к полученному результату добавляется вектор формируемый на выходе третьего функционального переключателя, и в последнем сумматоре 2 к полученному значению добавляется вектор поступающий с выхода четвертого функционального переключателя 3, благодаря чему на выходах 7"и 8, т.е.

11 на разрядах — 7, и Ф вЂ” 8, образуются по выражению (2) искомые значе1 11 ч ния у — "у вектора у.

Режим извлечения квадратного корня. На управляющий вход 5 вычислителя подается единичный сигнал, поступающий на первые входы функциональных переключателей 3, при этом выход переноса второго разряда первого сумматора 2 соединяется через второй информационный вход и выход коммутатора 4 с входом переноса первого разряда этого же сумматора 2, После подачи на вход 6, т.е. на разряды 6 — 6", соответственно значений у вектора у и после окончания ю ч переходного процесса в схеме на выходе элемента И )И 1„и соответственно первом разряде 7 выхода 7 по выражению (4 ) образуется. первый разряд х искомого вектора х. Далее

1 в первом, втором, третьем и четвертом функциональных переключателях

3 формируются разрядные векторы х. ч (11 х(21 х )и х(1 соответственно, а в первом, втором, третьем и четвертом сумматорах 2 реализуется соответственно первое, второе, третье и четвертое выражения (61, благодаря чему на выходах переносов старших разрядов соответственно первого, второго, третьего и четвертого сумматоров 2 образуютсу по выражению (5 1 значения х, х, х, и х искомого

v вектора х.

Е083Е85 г

t ! t(У у

1 1

6

7

Ю

Составитель A.Çîðèí

Редактор М.Рачкулинец Техред Л.Коцюбняк Корректор 0,Билак

Заказ 1755/43 Тираж 699 Подписное

ВНИИПИ Государственного комитета: СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4