Асинхронный регистр сдвига

 

АСИНХРОННЫЙ РЕГИСТР СДВИГА, содержащий ячейки памяти из шести элементов ИЛИ-НЕ, образующих две симметричные цепочки, причем в каждой цепочке выход первого элемента ИЛИ-НЕ соединен с первыми входамь второго и третьего элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом второго элемента ИЛИ-НЕ другой цепочки той же ячейки памяти, первый вход первого элемента ИЛИ-НЕ каждой цепочки является ее информационным входом, а выход ее третьего элемента ИЛИ-НЕ - информационным выходом, причем информационные входы цепочек каждой ячейки памяти, кроме первой, соединены с информационными выходами цепочек предыдущей ячейки памяти, информационные входы цепочек первой ячейки памяти являются информационными входами .регистра, а информационные выходы цепочек последней ячейки памяти являются его информационными выходами, отличаюп1;ийс я тем, что, с целью повышения быстродействия асинхронного регистра сдвига, в каждой цепочке ее информационный вход соединен с вторым входом третьего элемента ИЛИ-НЕ, а выход второго элемента ИЛИ-НЕ, соединенный с-вторьж входом первого элемента ИЛИ-НЕ, является управляющим выходом цепочки и во всех ячейках памяти, кроме первой, соединен с третьим входом второго элемента ИЛИ-НЕ одноименной цепочки преды (Л дущей ячейки памяти, управляющие выходы цепочек первой ячейки памяти являются первым и вторым управляющими выходами регистра, а третьи входы вторых элементов ШШ-НЕ цепочек последней ячейки памяти - первым и вторым управляющими входами регистра , информационные выходы цепочек каждой ячейки памяти, кроме , со соединены с третьими входами третьих 00 элементов ИЛИ-НЕ соответствующих цеоо 00 почек предыдущей ячейки памяти, информационные выходы Яепочек первой ячейки памяти являются третьим и . четвертым управлякицими выходами регистра , а третьи входы третьих элементов ИЛИ-НЕ цепочек .последней ячейки памяти являются третьим и четвертым управлякицими входами регистра .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И THPblTHA (21) 3550912/24-24 (22) 03.12.82 (46) 07.02.85. Бюл. й- 5 (72) C,С.Булгаков, В.И.Варшавский, В.И.Лазуткин, В.Б.Мараховский, В.M.Ìåùåðÿêoâ, Л.Я.Розенблюм, В.В.Ступак, В.И.Тимохин и И.В.Яценко (71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (53) 681.)27.66(088.8) (56) 1. Авторское свидетельство СССР

Ф 728161, кл. G 11 С 19/00, 1978.

2. Авторское свидетельство СССР

Ф 799009, кл. С 11 С 19/00, 1979 (прототип) . (54)(57) АСИНХРОННЫЙ РЕГИСТР СДВИГА, содержащий ячейки памяти из шести элементов ИЛИ-НЕ, образующих две симметричные цепочки, причем в каждой цепочке выход первого элемента ИЛИ-НЕ соединен с первыми входамь второго и третьего элементов ИЛИ-HF, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом второго элемента ИЛИ-НЕ другой цепочки той же ячейки памяти, первый вход первого элемента ИЛИ-НЕ каждой цепочки является ее информационным входом, а выход ее третьего элемента ИЛИ-НŠ— информационным выходом, причем информационные входы цепочек каждой ячейки памяти, кроме первой, соединены с информационными выходами цепочек предыдущей ячейки памяти, информационные входы цепочек первой

„,SU„„1138834 A ячейки памяти являются информационными входами, регистра, а информационные выходы цепочек последней ячейки памяти являются его информационными выходами, о т л и ч а ю щ и йс я тем, что, с целью повышения . быстродействия асинхронного регистра сдвига, в каждой цепочке ее информационный вход соединен с вторым входом третьего элемента ИЛИ-НЕ, а выход второго элемента ИЛИ-НЕ, соединенный с вторьм входом первого элемента ИЛИ-НЕ, является управляющим выходом цепочки и во всех ячейках памяти, кроме первой, соединен с третьим входом второго элемен- Щ

Ф та ИЛИ-HF. одноименной цепочки предыдущей ячейки памяти, управляющие выходы цепочек первой ячейки памяти являются первым и вторым управляющими выходами регистра, а третьи входы Я вторых элементов ИЛИ-НЕ цепочек последней ячейки памяти — первым и вторым управляющими входами регистра, информационные выходы цепочек каждой ячейки памяти, кроме пефвой, соединены с третьими входами третьих элементов ИЛИ-НЕ соответствующих цепочек предыдущей ячейки памяти, информационные выходы Яепочек первой ячейки памяти являются третьим и четвертым управляющими выходами регистра, а третьи входы третьих элементов ИЛИ-HE цепочек .последней ф» ячейки памяти являются третьим и четвертым управляющими входами регистра.

1138834

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных устройств.

Известен асинхронный регистр сдвига на элементах И-НЕ, содержащий ячейки памяти, каждая из которых состоит из трехстабильного триггера на трех элементах и вспомогательного элемента, причем первые входы пер- tO вых двух элементов трехстабильного триггера являются информационными входами ячейки, а первые входы его третьего и вспомогательного элементов объединены и являются управляю- 15 щим входом ячейки, выходы первых двух элементов трехстабильного триггера являются информационными выхо" дами ячейки, а выход его третьего элемента соединен с вторым входом 20 вспомогательного элемента, выход которого является управляющим выходом ячейки, информационные и управляющий ! входы j-A ячейки соединены соответственно с информационными и управляю-25 щим входами (i-1)-й ячейки, два входа первых двух элементов трехстабильного триггера (-й ячейки и третий вход ее вспомогательного элемента соединены соответственно с информационными и управляющим выходами (i+1)-й ячейки, а третий и пятый входы вспомогательного элемента i é ячейки соединены с информационными выходами (i+2)-й ячейки. Регистр характеризуется высоким быстродействием: сдвиг информации на один разряд осуществляется в нем за не зависящее от числа ячеек памяти время, равное 6>, где — задержка одного 4О элемента И-НЕ (1).

Недостаток этого регистра — избыточность оборудования, необходимого для хранения одного бита информации.

Наиболее близким к предлагаемому 4 по технической сущности является

V регистр сдвига на элементах И-НЕ, состоящий из ячеек памяти, каждая из которых состоит из шести элементов, образующих две симметричные цепочки такие, что первые элементы обеих цепочек образуют основной, а вторые — .вспомогательный RS-триггеры ячейки, причем первый, второй и третий входы первого элемента каждой цепочки являются ее информационным, первым и вторым управляющими входами, а выход соединен с первыми входами второго и третьего элементов, второй вход которого соединен с выходом второго элемента, а выход является информационным и управляющим выходом цепочки, причем информационный выход и первый управляющий выход каждой цепочки 1-й ячейки памяти сое. динены с информационным входом и управляющим выходом соответствующей цепочки (i+1) -й ячейки регистра, а ее второй управляющий вход — с управляющим выходом противоположной цепочки (i+1)-й ячейки регистра ь23.

Однако известный регистр характеризуется низким быстродействием: сдвиг на один разряд происходит за время, лежащее, в зависимости от записанной в регистр информации, в пределах 4 — б п, где ° — задержка од— ного элемента И-HE п — число ячеек регистра.

Цель изобретения — повышение быстродействия регистра сдвига.

Указанная цель достигается тем, что в асинхронном регистре сдвига, содержащем ячейки памяти из шести элементов ИЛИ-НЕ, образующих. две симметричные цепочки, причем в каждой цепочке выход первого элемен та ИЛИ-HE соединен с первыми входами второго и третьего элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом второго элемента ИЛИ-HE другой цепочки той же ячейки памяти, первый вход первого элемента ИЛИ-НЕ каждой цепочки является ее информационным входом, а выход ее третьего элемента ИЛИ-HE— информационным выходом, причем информационные входы цепочек каждой ячейки памяти, кроме первой, соединены с информационными выходами цепочек предыдущей ячейки памяти,. информационные входы цепочек первой ячейки памяти являются информационными входами регистра, а информационные выходы цепочек последней ячейки памяти являются его информационными выходами, в каждой цепочке ее информацибнный вход соединен с вторым входом третьего элемента ИЛИ-НЕ, а выход второго элемента ИЛИ-НЕ, соединенный с вторым входом первого элемента ИЛИ-НЕ, является управляющим выходом цепочки и во всех ячейках памяти, кроме первой, соединен с третьим входом второго элемента ИЛИ-НЕ одноименной цепочки предыдущей ячейки

11388 памяти, управляющие выходы цепочек первой ячейки памяти являются первым и вторым управляющими выходами регистра, а третьи входы вторых элементов ИЛИ-НЕ цепочек последней ячейки памяти — первым и вторым управляющими входами регистра, информационные выходы цепочек каждой ячейки памяти; кроме первой, соединены с третьими входами третьих элемен- 10 тов ИЛИ-НЕ соответствующих цепочек предыдущей ячейки памяти, информа— ционные выходы цепочек первой ячейки памяти являются третьим и четвертым управляющими выходами регистра, а 15 третьи входы третьих элементов ИЛИНЕ цепочек последней ячейки памяти являются третьим и четвертым управляющими входами регистра.

На фиг. 1 изображена схема пред- 2п лагаемого регистра сдвига; на фиг.2 схема подключения регистра к источнику и приемнику информации.

Регистр 1 содержит ячейки 2 памяти, каждая из которых состоит из 25 двух симметричных цепочек 3, образованных тремя элементами ИЛИ-HE 4 — 6.

В каждой цепочке 3 выход элемента 4 соединен с первыми ходами элементов 5 и 6, выход элемента 6 соединен с первым входом элемента 4. Второй вход элемента 4, соединенный с вторым входом элемента 6, является информационным входом 7 цепочки 3, а выход элемента 6 — ее информацион35 ным выходом 8. Между цепочками 3 каждой ячейки 2 существует триггерная связь, образованная соединением выхода элемента 5 каждой цепочки 3 с вто-. рым входом элемента 5 другой цепоч- 40 ки 3. Выход элемента 5 каждой цепочки 3 является ее управляющим выходом 9, а третьи входы элементов 5 и 6 — первым 10 и вторым 11 управля щими входами. Информационные входы 7 45 обеих цепочек 3 каждой ячейки 2, кроме первой, соединены с информационньичи выходами 8 соответствующих цепочек 3 предыдущей ячейки 2, а информа-. ционные выходы 8 обеих цепочек 3 каждой ячейки 2, кроме последней, соединены с информационными входами 7 соответствующих цепочек 3 предыдущей ячейки 2. Информационные входы 7 цепочек 3 первой ячейки 2 являются первым 12 и вторым 13 информационными входами регистра 1, а информационные выходы 8 цепочек 3 последней ячей34 4 ки 2 — его первым 14 и вторым 15 информационными выходами. Управляющие выходы 9 цепочек 3 каждой ячейки 2, кроме первой, соединены с первыми управляющими входами 10 соответствующих цепочек 3 предыдущей ячейки 2, а управляющие входы 10 и 11 цепочек 3 каждой ячейки 2, кроме последней, соединены соответственно с управляющим 9 и информационным 8 выходами соответствующей цепочки 3 предыдущей ячейки 2. Управляющие выходы 9 цепочек 3 первой ячейки 2 являются первым 16 и вторым 17 управляющими выходами регистра 1, а информационные выходы 8 — его третьим 18 и четвертым 19 управляющими выходами. Управляющие входы 10 цепочек 3 последней ячейки 2 являются первым 20 и вторым 21 управляющими входами регистра 1, а управляющие входы 11 — его третьим 22 и четвертым 23 управляющими входами.

В состав схемы (фиг, 2) входят регистр 1, источник 24 информации, приемник 25 информации и вспомогательный элемент ИЛИ-HE 26. Информа- ционные выходы 27 и 28 источника 24 соединены соответственно с первчм 12 и вторым 13 информационными входами регистра 1. Управляющий вход 29 источника 24 соединен с выходом 30 вспомогательного элемента 26, первый, второй, третий и четвертый входы которого соединены соответственно с первым 16, вторым 17, третьим 18 и четвертым 19 управляющими выходами регистра 1. Информационные выходы 14 и 15 регистра 1 соединены соответственно с первым 31 и вторым 32 информационными входами приемника 25.

Управляющие входы 20 и 21 регистра 1 объединены в один управляющий вход 33, соединенный с управляющим выходом 34 приемника 25. Управляющие входы 22 и 23 регистра 1 соединены с источником постоянного сигнала логическог "0". го

В устойчивом состоянии регистра каждая иэ цепочек 3 ячейки 2 может находиться либо в рабочем состоянии1 либо в состоянии гашения. Рабочее состояние соответствует наличию информации в цепочке 3 (комбинация

"001" на выходах элементов 4 — 6), а состояние гашения — отсутствию информации (комбинация "100" или"000"

1138834 на выходах элементов 4 — б). Триггерная связь между элементами 5 двух цепочек 3 ячейки 2 предотвращает запись информации одновременно в обе цепочки 3 ячейки 2. Если цепоч- 5 ка 3 i-й ячейки 2 находится в рабочем состоянии, то сигналы на ее информационном 8 и управляющем 9 выходах запрещают запись информации в одноименную цепочку 3 (i-1)-й ячейки 2. 1О

Поэтому следующие одна за другой информационные единицы (нули) не могут находиться в регистре 1 в цепочках 3 двух смежных ячеек 2, а обязательно разделяются цепочкой 3, находящейся в состоянии гашения, причем симметричная ей цепочка 3 той же ячейки 2 может находиться как в состоянии гашения, так и в рабочем сос" тоянии, т.е. хранить информацию. Та- 2ц ким образом, следующие одна за другой информационные единицы (нули) в регистре (в устойчивом его состоянии) через разряд (" Неплотно" ), а чередующиеся "01010" — в соседних раз- 2 рядах("Плотно ). При неплотном заполнении для хранения одного бита требуются две ячейки 2, при плотном заполнении — одна ячейка 2. Можно считать, что один бит информации 30 занимает в среднем 1,5 ячейки 2, а способ хранения назвать полуплотным.

Сдвиг информации в регистре происходит следующим образом. 35

Единица, записанная в -ю ячейку 2 регистра 1, перемещается в (1+1) — ю ячейку 2, если .(1+1)-я ячейка 2 и соответствующая цепочка 3 (1+2)-й ячейки 2 находятся в состоя- 4о нии гашения. При этом на информационном 8 и управляющем 9 выходах цепочки 3 (1 +1)-й ячейки 2 присутствуют сигналы разрешения записи информации. Информационный сигнал с выхода элемента 6 цепочки 3 j-й ячейки памяти через шину 8 поступает на вход 7 одноименной цепочки 3 (+1)-й ячейки 2, вызывая поочередное переключение элементов укаэанных цепочек 3 у

1-й и (1+1) — и ячеек 2 в следующей последовательности: 4 „„— 5;+„-5 1

4, -6; -6 -„,(индекс у номера элемента обозначает номер ячейки 2, в состав которой этот элемент входит)..

В результате цепочка 3 (1 +1)-й ячейки устанавливается в рабочее состояние ("011" на выходах элементов 4,„, 5 <+, 6„,,), а цепочка 3

1 — и ячейки — в состояние гашения ("100" на выходах элементов 4;, 5

6;). Таким образом, время сдвига информации на один разряд составляет в предлагаемом регистре 6 t где средняя задержка элемента ИЛИ-НЕ, и не зависит от числа ячеек регистра.

Последовательное переключение элементов цепочек обеспечивает устойчивость процесса продвижения информации, так как делает его не зависящим от величин задержек элементов и их соотношения.

При продвижении по регистру информации распределяется автоматически Плотно" или "Неплотно в зависимости от внутренних состояний ячеек и состояний их входов.

Взаимодействие первой ячейки 2 регистра 1 с источником 24 информации и приемником 25 информации осуществляется по принципу согласованного обмена или по принципу "Запрос"

"Ответ". При этом информационные и управляющие сигналы регистра 1, а также информационные сигналы источника 24 и приемника 25 информации представлены в парафазном коде. Пара фазные сигналы на управляющих- выходах 16-19 преобразуются в однофазный сигнал на выходе 30 элемента 26, управляющий передачей информации из приемника в регистр. В исходном состоянии на информационных выходах 27 и 28 источника установлен парафазный код "00 (отсутствие информации), регистр 1 пуст (все цепоч. ки 3 находятся в состоянии гашения), сигнал "0" на выходе 30 элемента 26 означает для источника разрешение установки информационного, кода ("01 или "10") на выходах 27 и 28. Информационный код поступает на входы 12 и 13 регистра 1 и через 3 Т фиксируется одной из цепочек 3 первой ячейки 2, о чем свидетельствует появление сигнала "1" на выходе 30 элемента 26. По этому сигналу источник 24 должен перевести информационные. выходы 27 и 28 в состояние гашения ("00"), которое означает разрешение продвижения информации во вторую ячейку 2 регистра i. ПосЛедний способен отреагировать на этот переход через 2 i (время переключения элементов 4„ и 6,) .

1138834

Далее за время 5 происхоцит последовательное переключение пяти элементов одноименных цепочек 3 первой и второй ячеек 2, после чего переключается элемент 26 в состояние "0". Этот сигнал означает для источника 24 разрешение установки на выходах 27 и 28 нового информационного кода. Если очередной передаваемыи бит отличается от предыду10 щего, то он принимается в регистр сразу после появления на информационных входах 12 и 13 регистра 1, так как предыдущий бит передается по другому плечу регистра. Если очередной передаваемый бит совпадает с предыдущим, то до момента его приема проходит еще 47 . Это время необходимо для того, чтобы предыдущий бит информации зафиксировался в третьей 20 ячейке 2, а соответствующие,цепочки 3 первой и второй ячеек 2 перешли в состояние гашения.

Первая ячейка 2 при приеме информации всегда проходит через состояние гашения, а далее информация распределяется по регистру автоматически, не зависимо от источника. Пе риод следования информационных сигналов Т на входе регистра 1 при 30 плотном заполнении определяется по формуле

Т =З,+шах(Т ",,2f)+5 i+T -о где T — время переключения источи ника в состояние "00";

Т „ — то же, но в состояние"10" или 01

При Т„ 2< и Т вЂ” О, Т вЂ” 10 .

В случае неплотного заполнения

Т> =3 +max(T - 2т)+5т+тпах(Т и»4 ) 40 или

Т =14 i при Т" oi2Т и Т„ 4

В процессе считывания информации из регистра 1 приемник 25 управляет передачей информации с помощью сигнала на управляющем выходе 34, который поступает на управляющий вход 33 регистра 1. В исходном состоянии, когда приемник 25 не может принять информацию, сигнал "1" на выходе 34 препятствует переходу последней ячейки 2 регистра 1 в рабочее состояние, т.е. первый записанный в регистр 1 бит хранится в предпоследней ячейке 2. На информационных выходах 14 и 15 регистра 1 установлен код "00" (отсутствие информации). Постоянные сигналы "0" на входах 22 и 23 регистра 1 не препятствуют переключению элементов 6 последней ячейки 2, сигналы "1" на. управляющих входах 20 и 21 регистра 1 поддерживают обе цепочки 3 последней ячейки 2 в состоянии гашения.

Если приемник 25 готов к приему информации, он устанавливает на выходе 34 сигнал "0", разрешающий переключение одной из цепочек 3 последней ячейки 2, которая через 5 приходит в рабочее состояние ° При этом на информационных выходах 14 и 15 регистра 1 устанавливается код "10" или "01". Далее приемник 25

o-e за время Т„ принимает информацию и изменяет .сигнал на выходе 34 в"1", что вызывает гашение соответствующей цепочки 3 последней ячейки 2 регистра 1 за время 3g. После гашения последней ячейки 2 регистра 1 приемник 25 может вновь подавать сигна запроса на считывание (изменение сигнала на выходе 34 из "1" в "0" за время Т „ ) .

Таким образом, при считывании информации из плотно заполненного регистра период следования информационных сигналов выражается формулойТ =5 +Т пр + "+Т лр или

Т =8Т при Т =Т" =О, сч re

При неплотном заполнении регистра, когда следующие один за другим биты разделены цепочкой 3, находящейся в состоянии гашения, требуется дополнительное время, в течение которого регистр готовится к реакции на смену сигнала на выходе 34 прием-. ника 25. Поэтому время Т „ может быть увеличено до 2 а Т " о — до 4

» ир

Формула для Т принимает вид

СЧ 01 -о

Т ч=5t+max(TО ",2 )+3 +max(ТI,44 -о пр»» или при T ь 2 и Т" 44г ор»

Тсч 14 .

По сравнению с известным предлагаемый асинхронный р&истр сдвига при том же числе разрядов и дает пропорциональный и выигрыш по быстродействию, так как время сдвига бита информации на один разряд в предлагаемом регистре не зависит от числа разрядов и. Характеристики сложности ячейки известного и предлагаемого регистров одинаковы и равны 22 (суммарное количество входов и выхоов элементов ИЛИ-НЕ, входящих в сосав ячейки).

1138834

23 21

1138834

Фиг.2

Составитель И.Яценко

Редактор А.Мотыль Техред М,Ky3bMa Ко еКТ 0.Òèãîð

Заказ 10695/39 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобРетений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г.ужгород, ул.Проектная, 4