Устройство для обмена данными между процессором и периферийными устройствами

 

УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕВДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙ- . НЫМИ УСТРОЙСТВАМИ, содержащее генератор синхроимпульсов, память команд , адресньй выход процессора соединён с адресным входом памяти команд , информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизации процессора , о тличающее ся тем,, что, с целью упрощения устройства за счет сокращения линий связи, введены память данных,таймер,буферный регистр , элемент ИЛИ,два элемента НЕ,элемент , два элемента И-НЕ, причем выход буферного регистра является адресным выходом устройства , информационные входы - выходы памяти данных и таймера соединены с информационной шиной процессора , выход первого элемента НЕ является выходом записи устройства , вход первого элемента НЕ соединен с входом записи таймера, входом разрешения записи памяти данных и с выходом управления записью процессора, выход управления чтением которого соединен с входом чтения таймера, адресные входы которого соединены с соответствующими разрядами адресной шины процессора, адресные входы буферного регистра и памяти данных соединены с адресной шиной процессора , вход выборки памяти данных соединен с выходом первого элемента И-НЕ, первый вход которого сое (Л динен с первым входом элемента ИЛИ и с соответствующим разрядом адресной шины процессора, другой разряд адресной шины которого соединен с вторым входом элемента ИЛИ и с первым входом второго элемента И-НЕ, второй вход которого, второй вход первого элемента И-НЕ, вход выборки памяти команд и вход Э5 второго элемента НЕ соединены с соответствующим разрядом адресной Oi шины процессора, первый и второй входы элемента ИЛИ-НЕ соединены с СП выходами элементов НЕ и ИЛИ соответственно , а выход - с установочными входами буферного регистра, вы ход второго элемента И-НЕ соединен с входом выборки таймера, синхровход которого соединен с вторым выходом генератора синхроимпульсов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) ()1) 15 А (5цф G 06 F 13/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3654837/24-24 (22) 19. 10. 83 (46) 15.07.85. Бюл. № 26 (72) А.А. Вяльшин и Г.П. Морозов (7 l ) Специальное конструкторское бюро "Виброприбор" (53) 681.325 (088.8)

Ю (56) 1 . Авторское свиде тельство СССР

¹ 772501. кл. G 06 F 3/04, 1977.

2. Патент ФРГ N -2800483, кл. G 06 F 3/04, 1980.

3. Патент США N 4156932, кл. G 06 F 3/04, 1979 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕЖДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее генератор синхроимпульсов, память команд, адресный выход процессора соединен с адресным входом памяти команд, информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизаций процессора, о т л и ч а ю щ е е с я тем,. что, с целью упрощения устройства за счет сокращения линий связи, введены память данных, таймер, буферный регистр, элемент ИЛИ,два элемента НЕ, элемент ИЛИ-НЕ, два элемента И-НЕ, причем выход буферного регистра является адресным выходом устройства, информационные входы — выходы памяти данных и таймера соединены с информационной шиной процессора, выход первого элемента НЕ является выходом записи устройст— ва, вход первого элемента НЕ соединен с входом записи таймера, входом разрешения записи памяти данных и с выходом управления записью процессора, выход управления чтением которого соединен с входом чтения таймера, адресные входы которого соединены с соответствующими разрядами адресной шины процессора, адресные входы буферного регистра и памяти данных соединены с адресной шиной процессора, вход выборки памяти данных соединен с выходом первого элемента И-HE первый вход которого соединен с первым входом элемента ИЛИ и с соответствующим разрядом адресной шины процессора, другой разряд адреской шины которого соединен с вторым входом элемента ИЛИ и с первым входом второго элемен та И-НЕ, второй вход которого, второй вход первого элемента И-НЕ, вход выборки памяти команд и вход второго элемента НЕ соединены с соответствующим разрядом адресной шины процессора, первый и второй входы элемента ИЛИ-НЕ соединены с выходами элементов НЕ и ИЛИ соответственно, а выход — с установочными входами буферного регистра, выход второго элемента И-НЕ соединен с входом .выборки таймера, синхровход которого соединен с вторым выходом генератора синхроимпульсов.

1 11

Изобретение относится к вычисли. тельной и измерительной технике и может быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем.

Известен управляющий компьютер, содержащьФ центральный процессор и устройства обработки данных, каждое из которых содержит блок управления, селектор адреса, селектор состояний, селектор номера перехода, селектор номера переменной, память программ, память данных, дешифратор адреаа, перепрограммируемую память. Этот компьютер обеспечивает управление независимо от изменения значений адресных параметров (1) .

Однако устройство имеет большой объем аппаратурных затрат при ега реализации.

Известен также блок управления внешними устройствами микропроцессора, управление в котором осуществляется по информационным, адресным и управляющим шинам с применением соответствующих дешифраторов.

По меньшей мере часть адресных шин в этом блоке разделена на шины адресации и шины управления в зависимости от числа внешних устройств (2) .

Такое построение блока управления оправдано при небольших объемах памяти команд и ограниченном количестве внешних устройств. С ростом объема памяти команд и увеличением числа подключаемых внешних устройств применение подобного блока управления требует дополнительных затрат, например установки дешифраторав, разделения Шин адреса на адресные и управляющие.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее генератор синхраимпульсов, выход Синхро" котарога соединен с входом "Синхра системного контролера, а шина временной синхронизации соединена с соответствующей шиной микропроцессора, выходы .управления которого соединены по шине управления с входами управления системного контролера, первые двунаправленные входывыходы которого соединены через

67615 г

l5

55 шину данных с двунаправленными входами-выходами данных микропроцессора, а вторые двунаправленные входы-выходы — с информационной шиной устройства, адресные выходы микропроцессора подключены через шину адреса устройства к адресным . входам памяти команд, информационные выходы которой подключены к информационной шине. Устройство также содержит шесть элементов НЕ, три двухвходовых элемента И-НЕ, один двухвходовый элемент И и один шестивходовый элемент И, триггер, два дешифратора, два селектора-переключателя и четыре порта ввода-вывода (3) .

Одним иэ недостатков известного устройства является то, что связь с периферийным оборудованием осуществляется через отдельные порты ввода-вывода. Это приводит к тому, что к контролеру подводится большое количество информационных линий, что делает его применение крайне неудобньм. К тому же, протокол обмена между центральным процессором и портами ввода-вывода получается довольно сложным, так как и ° память команд и порты ввода-вывода управляются посредством одних и тех же адресных шин, а у памяти команд отсутствует вход выбора кристалла. При организации системы прерывания в приведенном устройстве возрастает количество применяемого оборудования и количество линий связи с внешними устройствами.

Цель изобретения — упрощение устройства путем сокращения количества линий связи между устройством управления и клавиатурой.

Указанная цель достигается тем, чта в устройство, содержащее генератор синхроимпульсов, микропроцессор, системный контролер, память команд, адресный выход процессора соединен с адресным входом памяти команд, информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизации процессора, введены память данных, таймер, буферный элемент ИЛИ, два элемента НЕ, элемента ИЛИ-НЕ, два элемента.И-НЕ, причем выход буферного регистра является адресным выходом устройстНа фиг. 1 и фиг. 2 изображена структурная схема устройства; на фиг. 3 — пример организации соединения данного устройства с устройством ввода информации с клавиатуры; на фиг. 4 — блок-схема алгорит" 45 ма программы ввода информации с клавиатуры.

Устройство содержит (фиг. 1 и фиг, 2) генератор 1 синхроимпульсов, шину 2 временной синхронизации, 50 микропроцессор 3, адресную шину 4, шину 5 управления, шину 6 данных, системный контролер 7, информационную шину 8, элемент ИЛИ 9, второй элемент НЕ 10, элемент ИЛИ-НЕ 11,55 память 12 команд, первый элемент

И-НЕ 13, память 14 данных, второй элемент И-НЕ 15, буферный регистр

3 1 167 ва, информационные входы-выходы памяти данных и таймера соединены с информационной. шиной процессора, выход первого элемента НЕ является выходом записи устройства, вход первого элемента НЕ соединен с входом записи таймера, входом разрешения

,çàïèñè памяти данных и с выходом управления записью Процессора, выход управления чтением которого соединен с входом чтения таймера, адресные входы которого соединены с соответствующими разрядами адресной шины процессора, адресные входы буферного регистра.и памяти данных соединены с адресной шиной процессора, вход выборки памяти данных соединен с выходом первого элемента И вЂ” НЕ, первый вход которого соединен с первым входом элемента ИЛИ и с соответствующим разрядом адресной шины процессора, соответствующий разряд адресной шины которого соединен с вторым входом элемента ИЛИ и с первым входом второго злемен- д та И-НЕ, второй вход которого, второй вход первого элемен|а И-НК, вход выборки памяти команд и вход второго элемента НЕ соединены с соответствующим разрядом адресной шины процессора, первый и второй входы элемента ИЛИ-НЕ соединены с выходами элементов HE и ИЛИ соответственно, а выход — с установочным входом буферного регистра, выход второго элемента И-НЕ соеди35 нен с входом выборки таймера, синх" ровход которого соединен с вторым выходом генератора-синхроимпульсов.

615 4

16, таймер 17, первый элемент НЕ 18, адресный выход 19, выход 20 "Запись", в ход 2 1 з а про са пре рыв ан ия .

Микропроцессор 3 в совокупности с контролером 7 образуют процессор.

Устройство ввода информации с клавиатуры содержит (фиг.3) буферный регистр 22 клавиатуры, третий элемент И-НЕ 23, третий элемент

HE 24, четвертый элемент И-НЕ 25, буферную память 26 клавиатуры, клавиатуру 27.1-27.N, многовходовой элемент И-НЕ 28, четвертый элемент

НЕ 29, трехстабильный элемент НЕ 30.

Устройство работает следующим образом.

В исходный момент времени от устройства начальной установки на вход "Сброс" (не показано) генератора 1 синхроимпульсов подается сигнал нулевого потенциала сброса микропроцессорной системы. Генера- тор 1 синхроимпульсов по шине 2 временной синхронизации устанавливает счетчик команд микропроцессора 3 в нулевое состояние. После установления на входе "Сброс" генератора 1 синхроимпульсов сигнала единичного потенциала под действием синхроимпульсов, поступающих по шине 2 временной синхронизации от генератора 1 синхроимнульсов, начинается приращение содержимого счетчика команд микропроцессора 3 после выполнения каждой команды на единицу.

При этом в начале каждого машинного цикла микропроцессор 3 вырабатывает "Слово состояния", которое выдается на шину 6 данных и синхросигнал "Синхро", который по шине 2 временной синхронизации поступает в генератор 1 синхроимпульсов. По этому сигналу и по синхроимпульсу фазы CI, вырабатываемому внутри генератора 1 синхроимпульсов, на первом выходе Синхро" последнего устанавливается сигнал нулевого уровня, длительность которого равна длительности синхроимпульса фазы Ф1 и который поступает на вход синхроййз ацйи системного койтролера 7.

Таким образом, по шине 6 данных под действием сигнала "Синхро", вырабатываемого генератором 1 синхроимпульсов, и сигналов на шине 5 управления, вырабатываемых микропроцессором 3, информация записывается либо во внутренний регистр (если микропроцессор выдает 1Слово состояния") 1167615!

15

25

35

45

55 системного контролера 7, либо поступает от микропроцессора 3 по шине 6 данных через системный контролер 7 на информационную шину 8 уст ройства, либо тем же путем с информационной шины 8 устройства поступает в микропроцессор 3 (если осуществляется запись информации в микропроцессор 3).

Состояние счетчикакоманд выдается из микропроцессора 3 через адресные выходы на адресную шину 4 устройства (АВО...AB14).

Обращение микропроцессора .3 ко всем другим устройствам и, в частности, к клавиатуре осуществляется как к ячейкам памяти, поэтому для управления периферийным оборудованием используются управляющие выходы системного контролера 7 "Чтение памяти" и "Запись в память". Для разделения при адресации памяти 12 команд и остального оборудования и используется разряд АВ14 адресной шины 4 устройства.

При установке на адресной шине 4 устройства адреса, в котором разряд АВ14 равен нулю, микропроцессор 3 при считывании записывает очередную команду из памяти 12 icoманд, так как нулевой потенциал в разряде АВ14 шины 4 поступает на вход выборки памяти 12 команд и тем самым подключает ее к информационной шине 8 устройства, на которую выдается содержимое ячейки 12 памяти команд, определенное кодовой комбинацией на адресных разрядах

АВО...АВ13 шины 4 адреса устройства.

Память 14 данных используется для хранения промежуточных результатов и данных и представляет собой оперативное запоминающее устройство с произвольной выборкой информации.

При записи информации в память 14 данных микропроцессор 3 выставляет на шине 4 устройства код адреса, у которого разряд АВ14 установлен в единицу (это необходимо для того, чтобы память 12 команд в это время была в режиме,"Не выбрано"), и разряд АВ10 также установлен в единицу. В этом случае на выходе первого элемента И-НЕ 13 установлен нулевой потенциал, который, поступая на вход выборки, устанавливает память 14 данных в режим "Выбрано".

Микропроцессор 3 выставляет на шину 6 данных информацию, подлежащую записи в память 12 команд, которая через системный контролер 7 посту-. пает на информационную шину 8 устройства и по сигналу Запись в память, поступающему с соответствующего выхода системного контролера 7 на вход "Разрешение записи" памяти

14 данных, записывается в ячейку памяти 14 данных, определяемую кодовой комбинацией на адресной шине 4 устройства.

Таймер 17 предназначен для отсчета временных интервалов, не-. обходимых для предотвращения многократного срабатывания устройства от одного Hажатия на клавишу.

Обмен информацией между микропроцессором 3 и программируемым таймером 17 осуществляется через системный контролер 7 по информационной шине 8 устройства под воздействием сигналов, поступающих на входы "Чтение" и "Запись" таймера 17 соответственно с выходов Чтение памяти" и "Запись в память" системного контролера 7.

При этом разрядами АВ8 и АВ9 адресной шины 4 устройства определяется внутренний регистр, участвующий в обмене информацией, а разряды

АВ14 и АВ11 должны быть устанбвлены в единицу, так как только в этом " случае на выходе второго элемента

И-НЕ 15 будет установлен нулевой потенциал, который, поступая на вход выборки таймера 17, устанавливает последний в режим "Выбрано". Тактирование таймера 17 осуществляется по входу синхронизации (С) синхроимпульсами фазы Ф2 с уровнем ТТЛ-схем, поступающим с второго выхода генератора 1 синхроимпульсов.

Обмен. информацией с периферииным оборудованием осуществляется по информационной шине 8 устройства под управлением сигнала 20 "Запись", появляющегося на -выходе первого элемента НЕ 18 при записи информации из микропроцессора 3 через системный контролер 7 по информационной шине

8 устройства в периферийное оборудование, а также под управлением сигналов на адресном выходе 19 устройства, являющихся выходными сигналами буферной адресной памяти 16, эходы которого подключены к адресной шине 4 устройства. Особенность ра1! 67615

7 боты буферной адресной памяти 16 заключается в том, что когда про исходит обмен, информацией между микропроцессором 3 и одним из внут" ренних блоков устройства (память 12 команд, память 14 данных или таймер 17), на выходах устанавливаются нулевые потенциалы. При этом ни . одно из периферийных устройств к информационной шине 8 .устройства не . 10 подключается. Это достигается тем, что при установке нулевого потенциала в разряде АВ 34 или единичного потенциала хотя бы на одном из разрядов АВ10 и АВ 11 шины 4 адре- 15 са устройства элемент ИЛИ 9, второй элемент HE 10 и элемент ИЛИ-HE

11, включенные соответствующим образом, вырабатывают на выходе элемента ИЛИ-HE 11 сигнал нулевого 20 потенциала, который поступает на установочный вход буферной адресной памяти 16 и устанавливает на ее выходах сигналы нулевого потенци- ала. 25

Устройство управления устанавливает на своем адресном выходе

19 адресную комбинацию, достаточную для адресации к конкретному периферийному устройству. На инфор-.

ЭО мационной шине 8 устройства устанавливается кодовая комбинация, которая в приведенном на фиг. 3 устройстве должна быть записана в буферном регистре 22 клавиатуры, а на адресном выходе 19 устройства устанавливается кодовая комбинация, при которой в разрядах, например, АО и А1- установлены единичные потенциалы.

При этом на выходе третьего элемента И-HE 23 устанавливается нулевой потенциал, который поступает на вход выбора режима буферного регистра 22 клавиатуры и устанав- 45 ливает последний в режим записи.

С появлением управляющего сигнала на выходе 20 "Запись" устройства

1 поступающего на вход синхронизации буфера клавиатуры, последний за- 50 писывает информацию с информационной шины 8. устройства в свой внутренний регистр.

Затем устройство обновляет адресную комбинацию на своем адрес- 55. ном выходе 19, например устанавливает разряды AO в ноль, а А1 в единицу °

При этом на выходе третьего элемента НЕ 24 устанавливается единичный потенциал, который совместно с разрядом А1 поступает на входы четвертого элемента И-НЕ 25 и уста-. навливает на его выходе нулевой потенциал, который, в свою очередь, поступает на вход выбора кристалла буферной памяти 26 клавиатуры и подключает ее выходы к шине данных.

Устройство считывает информацию о состоянии клавиш 27.1...27N.

В устройстве организовано одноуровневое прерывание, при построении которого решалась задача минимизации входных и выходных сигналов, связывающих устройство с периферийным оборудованием, а также минимизация аппаратурных затрат.

Механизм прерывания функционирует следующим образом (рассмотрим на примере устройства, приведенного на фиг. 3).

При нажатии хотя бы одной клавиши один из входов многовходового элемента И-HE 28 будет подключен к одному из входов буферного регист-, ра 22, так как в исходном состоянии на выходах буферного регистра 22 установлены нулевые потенциалы, на выходе многовходового элемента

И-НЕ 28 — единичный, который через четвертый элемент НЕ 29 с открытым коллектором поступает на вход 21

"Запрос прерывания". К этому же входу по схеме монтажного ИЛИ подключаются выходы всех запрашивающих обслуживание устройств. Микропроцессор 3, получив от периферийного оборудования запрос на применение, переходит в режим прерывания. При этом он выдает на шину 6 данных вт It

Слово состояния, которое записывается в системный контролер 7, на

Ве выходе Подтверждение прерывания" которого устанавливается единичный потенциал. Однако схема системного контролера имеет ту особенность, что когда íà его выходе "Подтверждение прерывания" устанавливается единичный потенциал и на этот вывод через ограничивающий резистор подается напряжение +12В, выходы, связанные с шиной 6 данных, переходят в состояние с большим полным сопротивлением, в результате чего микропроцессор воспринимает безадресную команду, т.е. управле10

1167615

55

9 ние передается ячейке памяти 12 ко- манд. Таким образом, управляющий контролер переходит к определению, какое именно устройство запросило прерывание ° С этой целью на ад- 5 ресном выходе 19 устанавливается кодовая комбинация, при которой, например, в разряде А7 устанавливается единица. Этот сигнал поступает на управляющий вход элемента 10

НЕ 30 с тремя устойчивыми состояниями по выходу. Сигнал с выхода многовходового элемента И-НЕ 28 инвертируется в нуль и поступает, например, на линию ДМ информационной 15 шины 8 устройства. На другие линии информационной шины 8 устройства поступают сигналы, подтверждающие запрос от другого периферийного оборудования.

Информация с информационной шины 8 устройства считывается контролером. Приоритет запросов прерывания . определяется программным путем.

В устройстве микропроцессор 3 и 25 контролер 7 выполнены на серийно выпускаемых интегральных схемах

К580ВМ80 и К580ВК2 соответственно, Программируемый таймер 17 является также серийно выпускаемой схемой, К580ВН53. Буферный регистр 16 представляет собой серийно выпускаемую микросхему К589ИР12.

Алгоритм программной части работы устройства с клавиатурой представлен на фиг. 4.

Алгоритм функционирует следующим образом.

1. При нажатии клавиш клавиатуры микропроцессор переходит к без- 40 адресной команде.

2. Роль стека в микропроцессорных системах обычно выполняет область ОЗУ, вьщеленная нод стек.

Запись содержимого регистров и флаж- 45 ков в стек, необходимо проводить для того, чтобы после окончания обработки прерывания при возврате к прерванной программе не потерять информацию. 50

3. В приведенном в описании примере — это адрес, содержащий в разряде А7 единицу.

4. Наибольшая часть определения источника запроса прерывания производится путем поразрядного анализа состояния шины данных.

5. В приведенном в описании примере информация о запросе прерывания

i клавиатурой выдается на разряд В1 в виде логического нуля.

6. В исходный момент в буферном регистре клавиатуры записаны все

° нули. В первом регистре микропроцессора устанавливается код, в котором ноль присутствует только в одном разряде (в приведенном примере в младшем) °

7. Второй регистр обнуляется для того, чтобы в нем организовать счет числа опрошенных строк клавиш клавиатуры (число перемещений нуля в первом регистре).

9, 10, 11. Если ни одна из клавиш в строке не нажата, то с буфера клавиатуры будут считаны все единицы.

Исходя из специфики системы команд микропроцессора К580ВМ80 информация инвертируется.

11. Если содержимое .третьего ре-.. гистра равно нулю, то клавиши в строке не нажаты.

12. Сдвигается ноль в первом регистре.

13. В счетчике сдвигов во втором регистре содержимое увеличивается на единицу.

14 ° Анализируется, прошло ли число сдвигов, равное числу строк, если да, то в 15 и 16 осуществляется возврат к прерванной программе, если нет, то цикл повторяется, начиная с метки М1.

18, Если в строке кнопка нажата, то путем поразрядного анализа осуществляется поиск единицы в разрядах третьего регистра, при этом число шагов поиска подсчитывается в четвертом регистре и является информацией о столбце, в котором нажата клавиша.

19. На основании информации во втором и четвертом регистрах получим координаты нажатой кнопки (номер строки и номер столбца).

20. Из ОЗУ считывается информация о предыдущих состояниях нажатой клавиши в пятый регистр, 21. Информация обновляется и в 22 возвращается в соответствующую ячейку ОЗУ.

23.- Если нажата, например, клавиша "Диапазон", то устройство производит переключение дианаэона работы прибора.

1167615 12

24, 25, 26, 27. Запускается тай- срабатывания устройства от одного мер, который отсчитывает защитный . нажатия. По окончании защитного интервал времени, необходимый интервала времени контролер возврадля предотвращения многократнОго щается к прерванной программе.

11б 7615 н

1167615

Фие. 4

11676)5

1167615

Составитель С. Пестмал

Редактор Л. Алексеенко Техред А.Бабинец

Корректор В. Синицкая

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 4438/48 Тираж 710

ВНИИПИ Государственного коиитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5