Цифровой формирователь спектра

 

(19) (I r) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5 14 0 06 Е 15 332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3703852/24-24 (22) 23.02,84 (46) 07.08.85. Бюл, Ф 29 (72) M,А.Щербаков и Н.К.Маркелов (71) Пензенский политехнический институт (53) 681.32(088.8) (56) Авторское свидетельство СССР

Ы 771652, кл. 0 06 Е 1/02, 1980.

Петровский А.А. Программируемый специализированный процессор для цифровой системы управления спектральной матрицей векторного случайно.

ro процессора. — Кибернетика и вычислительная техника. Киев. Наукова думка, 1980, вып. 49, с. 85-92. (54) (57) ЦИФРОВОЙ ФОРМИРОВАТЕЛЬ

СПЕКТРА, содержащий цифроаналоговый преобразователь, выход которого подключен к входу фильтра низких час- тот, выход которого является информационным выходом формирователя, блок памяти коэффициентов, выход которого подключен к первому входу сумматора-вычитателя, информационный вход блока памяти коэффициентов соединен с информационным входом регистра и является входом задания коэффициентов формирователя, первый

Morc памяти и блок управления, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей эа счет формирования спектра с нелинейной фазочастотной характеристикой, в него введены регистр сдвига, генератор опорного напряжения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и второй блок памяти, выход которого подключен к первому входу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к информационному входу первого блока памяти, выход сумматоравычитателя подключен к информационному входу регистра сдвига, выход которого подключен к второму входу сумматора-вычитателя и информационному входу цифроаналогового преобразователя, управляющий вход которого подключен к выходу генератора опорного напряжения, управляющий вход которого соединен с информационным входом регистра, информационный вход второго блока памяти объединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ HJ1H и является информационным входом формирователя, причем блок управления содержит первый и второй счетчики, дешифратор, адресный счетчик, мультиплексор, элемент

И, узел сравнения и синхронизатор, первый и второй выходы которого подключены соответственно к входу сброса и счетному входу адресного счетчика, выход старшего разряда которого подключен к первому информационному входу мультиплексора, управляющий вход которого подключен к третьему. входу синхронизатора, четвертый выход которого подключен к счетному входу первого счетчика, пятый выход синхронизатора подключен к первому входу элемента И, выход которого подключен к счетному входу второго счетчика, информационный выход которого подключен к первому входу узла сравнения, выход перепол— нения адресного счетчика подключен к входу останова синхронизатора, шестой выход которого подключен к входу сброса второго счетчика, выход разрядов первого счетчика и седьмой

1171804

N-k) =-1, N-К) =1, и — 1с) = -1, N-k) =-1

1) =

k)

k) =

k) =

-1 и x(n—

-1 и х(п—

1 и х(п—

1 и x(n—

-к) =

-1) У

-И Ф

-1) =

x(n—

x(n—

x(n—

x(n—

N-k), N-k), N-К), ы-ы). если х(п если x(n если x(n если x(n

k) =-1 и х(п

k) = -1 и х(п

k) = 1 иx(n

k) = 1 их(п

+ h(N+

+ k), х(п - k)

x(n - k)

x(n — k)

x(n — k) -1 и x(n k)

-1 и x(n — k)

1 иx(n- k)

1 и x(n — k) = x(n

T х(п

T x(n

= x(n — N — k)

-м-к), -ы-к)

Ы-k), выход синхронизатора подключены соответственно к адресному и управляющему входам второго блока памяти, информационный выход адресного счетчика (кроме старшего разряда) поразрядно подключен к адресному входу блока памяти коэффициентов, восьмой выход синхронизатора подключен к входу генератора опорного напряжения и входу синхронизации регистра, информационный выход первого счетчика и девятый выход синхронизатора соответственно подключены к адресному и управляющему входам первого блока памяти, девятый, десятый и одиннадцатый выходы синхронизатора и выход

Изобретение относится к вычислительной технике и может быть использовано для моделирования случайных процессов при исследовании сложных систем, в частности для воспроизве,цения случайных вибропроцессов с заданной спектральной плотностью мощности при исследовании надежности сложных систем с помощью вибростендов. l0

Цель изобретения — расщирение

Ъ функциональных воэможностей у стройства за счет формирования случайных процессов с произвольной фазочастотной характеристикой. S5

-h(k) — h(N + k), если x(n—

-h(k) +h(N + k), если x(n—

h(k) — h(N + k), если x(n—

h(k) + h(N + k), если х(п—

-h(k) — h(N + k), („-1(К) + h(N + k), h(k) - h(N + k), h(k) + h(N + k), Обозначим Z(k, 1) = Ь(И

+ k) и Z(k, 2) h(k) — h(N

-Z(k, 1), если

4(1 )

-Z(k, 2), если

Z(k, 2), если

Z(k, 1), если узла сравнения блока управления соответственно подключены к группе входов кода управления регистра сдвига, вход запуска синхронизатора блока управления является входом запуска формирователя, информационный выход второго блока памяти подключен к входу дешифратора, выход которого подключен к управляющему входу сумматора-вычитателя, информационный выход регистра подключен к второму входу узла сравнения блока управления, второй информационный вход мультиплексора которого подключен к информационному выходу первого блока памяти.

В предлагаемом цифровом формирователе спектра применен другой подход к решению задач увеличения быстродействия цифрового нерекурсивного фильтра бинарного еигнала с нелинейной фазочастотной характеристикой и увеличения. точности задания спе г" ральной плотности мощности.

Положим Z(k) = h(k) х(п — k) +

+ h(N + k) ° x(n — N — k), тогда для рассчитанной весовой функции цифрового нерекурсивного фильтра с заданной (в общем случае — нелинейной) фазочастотной характеристикой процесс образования будет следующий. тогда процесс образования Z(k) можно представить в виде

2Ф

2(К, )) макс

3 1171

Если расчет Z(k, j), где j = 1,2, произвести на ЭВМ (в блоке задания. коэффициентов), а в блок весовых коэффициентов цифрового фильтра записать рассчитанные значения Z(k,j), формирование одного выходного отсчета у(п) можно осуществить, как и в . случае формирования случайного процесса с линейной фазочастотной характеристикой в известном устройст- 10 ве, за N элементарных тактов при помощи толька одного цифрового нерекурсивного фильтра.

Увеличение точности задания спектральной плотности мощности при одновременном упрощении устройства достигается в предлагаемом цифровом формирователе спектра применением двух умножителей выходных отсчетов генерируемого .случайного процесса.

При этом первый цифровой., умножитель, реализованный на регистре сдвига (регистр сдвига выполняет также функции регистра-аккумулятора

:накапливающего сумматора), осущест- 25 вляется умножение кодов выходных отсчетов на являющуюся целой степе- . нью числа два величину, такую, что в результате умножения кодов выходных отсчетов на данную величину используется полная разрядная сетка цифроаналогового преобразователя. Второй, аналоговый умножитель предназначен для управления уровнем генерируемого процесса.

На фиг. 1 представлена схема цифрового формирователя спектра на фиг. 2 — структурная схема блока управления; на фиг. 3 - временная диаграмма. 40

Цифровой формирователь спектра содержит информационный вход 1 устройства, блок 2 (оперативной) памяти, блок 3 управления, блок 4 памяти коэффициентов, сумматор-вычита- 45 тель 5, регистр (памяти) 6, цифроаналоговый преобразователь 7, фильтр

8 низких частот, вход 9 задания коэффициентов, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 10, блок 11 (оперативной) памя- 50 ти, регистр 12 сдвига, генератор

13 опорного напряжения.

Блок 3 управления содержит синхронизатор 1ч, адресный счетчик 15, счетчик 1á, узел 17 сравнения, эле- 55 мент И 18, мультиплексор 19, дешифратор 20 (формирования кода операции) и счетчик 21.

804 4

Цифровой формирователь спектра работает следующим образом.

Для обеспечения генерирования цифровым формирователем спектра случайного процесса с заданной спект ральной пл6тностью мощности осуществляется расчет весовых коэффициентов h(k) цифрового нерекурсивного фильтра в соответствии с одним из известных алгоритмов, обеспечивающих максимальную точность задания спектральной плотности мощности.

Их массива полученных весовых коэффициентов цифрового фильтра формируются пары весовых коэффициентов

h(k) и h(N + k), где k = О, 1, и вычисляются их линейные комбинации сумма

4 (k, 1) = h(k) + h(N + k) разность

Е (1с, 2) = h(k) — h(N + k) .

Полученный массив величин Z (k,j) масштабируется в соответствии с формулой

Затем осуществляется расчет коэффициента передачи цифрового фильтра без учета выполнения операции сдвига р = макс { Z(k, 1) l,/Z(k, 2)). к=о

IIo полученному значению коэффициента передачи цифрового фильтра определяется величина Р, являющаяся целым числом:

Р = ?. — j log p) где L - разрядность регистра сдвига; () — означает операцию взятия ближайшего целого числа, не меньшего log p.

Величина Р определяет количество сдвигов в регистре сдвига в сторону старших разрядов кодов отсчетов формируемого случайного процесса, при котором старший значащий разряд максимально возможного кода выходного отсчета не выйдет за пределы разрядной сетки регистра сдвига.

Далее осуществляется расчет величины V, записываемой в блок задания опорного напряжения, по формуле

V = 2 макс /2 (ш, j)/, 1171804 т.е. цифровой фильтр имеет коэффициент передачи, равный расчетному..

Цифровой формирователь спектра имеет два режима работы: режим записи коэффициентов в блоки устройства и режим генерирования случайного процесса с заданной спектральной плотностью мощности.

Первый импульс подтверждения выдачи данных, формируемый по входу запуска, переводит синхронизатор 14 блока 3 управления в режим записи коэффициентов, одновременно синхронизатором 14 формируется импульс записи информации, поступающей с входа 9 задания коэффициентов, в регистр 6 памяти и генератор 13 опорного напряжения. Синхронизатором 14 формируется также импульс сброса в нуль адресного счетчика 15 блока 3 управления.

В режиме записи коэффициентов отключается внутренний генератор тактовых импульсов синхронизатора 14, а к первому адресному разряду входа блока 4 памяти коэффициентов подключается через мультиплексор 19 выход -ro разряда адресного счетчика 15 °

Запись величин Z(k, 1) сумм пар весовых коэффициентов цифрового не- рекурсивного фильтра осуществляется в четные ячейки памяти блока 4 памяти коэффициентов на тактах режима записи с второго по (N + 1)-й . такт, причем запись величин Z(k, 1) осуществляется в порядке возрастания индексов k.

Запись величин 4(1с, 2) разностей пар весовых коэффициентов цифрового фильтра осуществляется в нечетные ячейки памяти 4 блока памяти коэффициентов на тактах режима записи коэффициентов с (N + 2)-го по (2N + 1)-ый такт в порядке возраста" ния индексов k.

На (2N + 1)-ом такте режима записи сигнал, появляющийся на (В + 1)-ом выходе адресного счетчика 15 блока

3 управления, переводит синхронизатор 14 в режим генерирования случайного процесса,при этом подключается внутренний генератор тактовых импульсов синхронизатора 14, а к первому адресному разряду входа блока

4 памяти коэффициентов подключается через мультиплексор 19 блока 3 уп1О

15 равления выход блока 11 оперативной памяти.

В режиме генерирования случайного процесса работа цифрового формирователя спектра в установившемся режиме происходит следующим образом.

Формирование одного выходного отсчета y(n) случайного процесса осуществляется в устройстве за (N + В) элементарных тактов где

Р маркс+ 1 ° ма кс .возможное значение величины P, определяемое рассчетно. Следует отметить, что Б<(N.

P 0

На первом элементарном такте формирования очередного отсчета,:y(n) выходного случайного процесса счетчик 21 блока 3 управления формирует код адресов ячеек памяти блоков 2 и 1 1 оперативной памяти, в которых записаны код элемента х(п) случайной бинарной последовательности, генерируемой по входу 1, и код результата анализа на равнозначность элементов х(п) и x(n — Й соответственно. Адресный счетчик 15 формирует разряды с второго по к-й кода адреса пары ячеек памяти блока 4 памяти коэффициентов, в которых записаны коды величины 4(0, )). Выбор определенной величины Z(O, 1) или

2 (О, 2) осуществляется по первому разряду кода адреса блока 4 памяти коэффициентов, поступающему через мультиплексор 19 с выхода блока 11 оперативной памяти. Код величины

Z(0, j) с выхода блока 4 памяти коэффициентов поступает на вход сумматора-вычитателя 5, на другой вход которого поступает код нуля с выхода предварительно обнуленного регистра 12 сдвига..Код операции сумматора-вычитателя 5 задается дешифратором 20 формирования кода операции блока 3 управления, на вход которой поступает с выхода блока 2 оперативной памяти код элемента

x(n) входной случайной последовательности, определяющий код операции: код операции вычитания из кода, поступающего с выхода регистра 12 сдвига, кода величины Z(O, j), если

x(n), и код операции сложения, если х(п) = 1. Код результата выполненной операции, представляющий собой частичную сумму, записывается в регистр 12 сдвига.

1171804

Аналогично, на втором элементарном такте формирования очередного выходногA отсчета из блока 4 памяти коэффициентов выбирается код соответствующей величины Z(1, j), который поступает на первый вход сумматоравычитателя 5, на второй вход которого поступает с выхода регистра сдвига 12 код частичной суммы к (О, j)x(n). Код операции сумматоравычитателя 5, определяемый кодом элемента x(n — 1) входной последовательности, задается дешифратором 20 формирования кода операции. Код результата выполненной операции, представляющий собой частичную сумму, записывается в регистр 12 сдвига.

На i-м элементарном такте формирования очередного отсчета y(n) выходного случайного процесса счетчик 21 блока 3 управления формирует код адресов ячеек памяти блоков 2 и 11 оперативной памяти, в которых записаны код элемента x(N — i + 1) случайной бинарной последовательнос" ти, генерируемой по входу, и код результата на равнозначность кодов элементов x(n — i + 1) и x(n — Ni + 1) соответственно. Апресный счетчик 15 формирует разряды с второго по R-й кода адреса пары ячеек памяти блока 4 памяти коэффициентов, в которых записаны коды величин

4(i — 1, j). Выбор определенной величины <(i — 1, 1) или Z(i — 1, 2) осуществляется по первому разряду кода адреса блока 4 памяти коэффициентов, поступающему через мультиплексор 19 с выхода блока 11.оперативной памяти. Код величины Z(i — 1, j) с выхода блока 4 памяти коэффициентов поступает на первый вход сумматора-вычитателя 5, на второй вход которого поступает с выхода регист-, ° ° а сдвига 12 код частичной суммы

1-2

k(k j)- х(п — k) . Код операпни

j» е сумматора-вычитателя 5 задается дешифратором 20 формирования кода операции, на вход которой поступает с выхода блока 2 оперативной памяти код элемента x(n — i + 1) входной случайной последовательности, определяющий код операции сумматоравычитателя 5:код операции вычитания из кода частичной суммы кода величины L(i — 1, j) если x(n — i + 1)

= 0 и код операции сло)кения, если

x(n — i + 1) = 1. Код результата выполненной операции, представляю 1- 1

Ф щий собой частичную сумму K (k,j) (ac

x(n — k), записывается в регистр

12 сдвига.

На (N — 1)-м элементарном такте формирования очередного выходного отсчета у(п) из блока 4 памяти коэффициентов выбирается код соответствующей величины Е(— 2, )), кото,рый поступает на первый вход сумматора †вычитате 5, на второй вход которого поступает с выхода регистра сдвига 12 код частичной суммы

С.4(1с, j) x(n — k) . к.ь

Код операции сумматора-вычитателя 5, 25 определяемый кодом элемента х(п — N+

+ 2) входной последовательности, задается дешифратором 20 формирования кода операции блока 3 управления..Код результата выполненной

Зо операции, представляющий собой частичную сумму

N-g

4(асср j) x(n — k)

Каь записывается в регистр 12 сдвига.

Ha N-м элементарном такте формирования очередного отсчета у(п) выходного случайного процесса счетчик 21 блока 3 управления формирует код адресов пары ячеек памяти блоков . 2 и 11 оперативной памяти, в которых записаны код элементa x(n — N .+

+ 1) случайной входной последовательности и код результата анализа на равнозначность кодов элементов х(п " 4 + 1) и x(n - 2N + 1) соотвественно. Адресный счетчик 15 блока 3 управления формирует разряды

50 с второго по Й-й кода адреса пары ячеек памяти и блока 4 памяти коэффициентов, в которых записаны коды величин Z(N — 1, j). Выбор определенной величины Z(N — 1, 1) или

4(N — 1, 2) осуществляется по первому разряду кода адреса блока 4 памяти коэффициентов, поступающему через мультиплексор 19 блока 3 управления с выхода блока 11 оперативной

1171804!

0 памяти. Код величины 4(N — 1, j) . с выхода блока 4 памяти коэффициентов поступает на первый вход сумматоравычитателя 5, на второй вход которого поступает с выхода регистра сдвига 12 код частичной суммы. Код операции сумматора-вычитателя 5, определяемый кодом элемента x(n — N +

+ 1) входной случайной последователь- 10 ности, задается дешифратором 20 формирования кода. Код результата выполненной операции, представляющий собой окончательную сумму

М-1

W 2(!с, j)x(n — k), К О записывается в регистр 12 сдвига.

На (N + !)-м элементарном такте работы устройства счетчик 21 блока

3 управления не изменяет код адресов ячеек памяти блоков 2 и 11 оперативной памяти, по которым записаны код элемента x(n — N + 1) случайной входной последовательности и код

25 результата анализа на равнозначность кодов элементов х(п — N + 1) и х(п — 2И + 1) соответственно. Код элемента x(n — N + 1) с выхода блока

2 оперативной памяти поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на другой вход которого поступает с входа 1 код элемента x(n + 1) ..

Запись кода результата анализа на равнозначность кодов элементов

x(n + 1} и x(n — N + 1) входной

35 случайной последовательности, поступающего с выхода элемента ИСКЛЮЧАЮ- .

ЩЕЕ ИЛИ 10 на информационный вход блока 11 оперативной памяти, осуществляется по сигналу, вырабатываемому синхронизатором 14 блока 3 управления. Регистр 12 сдвига íà (N + 1)-м элементарном такте переводится синхронизатором 14 из режима параллельной

45 записи информации с выхода сумматора-вычитателя 5 в режим сдвига записанной в него информации, одновременно синхронизатор 14 выдает на установочный вход счетчика 16 сигнал

50 разрешения счета синхроимпульсов, поступающих через открытый узлом 17 сравнения кодов элемент И 18.

На (N + 2)-м элементарном такте осуществляется запись кода элемента

x(n + 1) входной случайной последовательности в ячейку памяти блока 2 оперативной памяти, в которой ранее был записан код элемента х(п — N +

+ 1), а также осуществляется сдвиг информации в регистре 12 сдвига еще на один разряд в сторону старших разрядов.

С (N + 3)-го по (N + P) é элементарный такт осуществляется сдвиг,информации в сторону старших разрядов в регистре 12 сдвига.

На (к + Р)-м элементарном такте код состояния на выходе счетчика

16, на счетный вход которого поступило в режиме счета P-импульсов, станет равным коду величины P, хранящемуся в регистре 6 памяти, и узел 17 сравнения закроет элемент

И 18, т.е. на следующих элементарных тактах на счетный вход счетчика

16 синхроимпульсы поступать не будут и код состояния на выходе счетчика 16 не изменится. Узлом 17 сравнения задается также режим хранения информации регистру 12 сдвига, в ко-! К-1

y(n} = 2 ZZ(k, j) x(n — k) .

P к=о

С (И + 1)-го по (N + 8 — 1)-й элементарный такт никакие операции в устройстве не производятся.

На (N + 8) ì элементарном такте код выходного отсчета у(п) записывается в регистр цифроаналогового преобразователя 7, на аналоговый вход опорного напряжения которого поступает с выхода генератора 13 задания опорного напряжения постоянное напряжение величиной U.

Аналоговый дискретный случайный сигнал с выхода цифроаналогового преобразователя 7 поступает на вход фильтра 8 низких частот, осуществляющего подавление нерабочих повторов в спектре формируемого процесса.

На следующем элементарном такте, являющемся первым тактом формирования очередного выходного отсчета

y(n + 1),.по сигналам, формируемым синхронизатором 14 блока 3 управления, производится обнуление регистра 12 сдвига и счетчика 16 блока 3 управления. Регистру 12 сдвига задается режим параллельной записи информации. На первом элементарном такте формирования очередного вы12

1171804

11 ходного отсчета y(n + 1) формируется,первая частичная сумма, которая записывается в регистр 12 сдвига.

Дальнейшее функционирование устройства происходит аналогично вьппеописанному.

1171804

Фиг.Z

1 71804

Зааись кОэцЦРицмекиюд /емли г г е

Ж

K

Л

М

П

ФАЗ

Составитель А.Баранов

Редактор В.Иванова ТехредЛ.Мартяшова Корректор И.Эрдейи

Заказ 4864/41 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Моасва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4