Устройство задания скорости в системах числового программного управления

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

ЮСПУ1-.ЛИК

„„SU;„, 1211695 д у 4 G05 В 19/18 (.21) 3747519/24-24 (22) 11.03.84 (46) 15.02.86. Бюл. У 6 (21) Харьковский ордена Ленина политехнический институт им. В,И,Ленина (72) Н,.П. Балагов, В. М. Мурза, В, В. Нешвеев, О, Г. Простаков, I0. А, Раисов, В. Н.. Спасский и В. С. Тройников (53) 621.503.55(088,8) (56) Авторское свидетельство СССР

В 541146, кл.. -605 В 19/18, 1974, Системы автоматического. управле— ния станками. Сб, Под ред.. Ю.Е. Михеева и др, М.: Машиностроение, 1978, с. 93-96, рис. 84. (54)(57) l. УСТРОЙСТВО.,ЗАЦАНИИ СКОРОСТИ В СИСТЕМАХ. ЧИСЛОВОГО ПРОГРАМ-

МНОГО УПРАВЛЕНИЯ, содержащее блок управления, управляемый делитель частоты, первый регистр, подключенный выходом к первому входу первого блока сравнения, соединенного вторым входом с первым информационным выходом первого интегратора, о т л ич а ю щ е. е с я тем, что, с целью повышения точности устройства, в него введены второй регистр, второй блок сравнения, второй интегратор, счетчик импульсов, элемент ИЛИ и генератор импульсов, подключенный выходом к первому информационному входу блока управления и к входу управляемого делителя частоты, связанного управляющим входом с пер-. вым установочным входом устройства, а выходом - с вторым информационным входом блока управления, подключенного третьим информационным входам к входу "Код скорости" устройства, первым и вторым управляющими входами соответственно - к входам "Раз гон" и "Торможение" устройства, первым информационным выходом - к входу.пер вого регистра, третьим управ чяющим входом - к выходу первого блока сравнения, вторым и третьим информационными выходами соответственно к первому и второму информационным входам первого интегратора, а первым управ лянщим выходом к управляющему входу первого интегратора, соединенного вторым информационным выходом с выхо- . дом устройства и с первым входом пер- д ного элемента ИЛИ, подключенного выходом к счетному входу счетчика им-. пульсов, связанного установочным входом с вторым установочным входом устройства, а выходом переполнения а с четвертым управляющим входом блока е. управления подключенного четвертым информационным выходом,к входу второ го регистра, соединенного выходом с первым входом второго блока,сравнения, подключенного выходом к пятому управлякщему входу блока управления, связанного пятым и шестым информационными выходами соответственно с пер% Ю вым и вторым информационными входами второго интегратора, а вторым управляющим выходом с управляющим входом . второго интегратора, подключенного первым информационным выходом к второму входу второго блока сравнения, а вторым информационным выходом - к второму входу первого элемента ИЛИ, причем шестой и седьмой. управляющие входы блока управления соединены со- ответственно с входом "Пуск" и вхо121 дом "Установка исходного состояния" устройства.

2, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит два триггера, пять элементов ИЛИ, тринадцать элементов

И, три элемента НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный выходом к первому входу первого элемента И, первым входом к первому управляющему входу блока управления, к первому входу второго элемента ИПИ, к первым входам второго, третьего и четвертого элементов И, а вторым входом — к второму управляющему входу блока управления, к второму входу второго элемента ИЛИ, к первым входам пятого и шестого элементов И и через первый элемент,НЕ к первому входу третьего элемента ИЛИ, соединенного выходом с первым входом седьмого элемента

И, а вторым входом - с третьим управ ляющим входом блока управления и через второй элемент НЕ с первым входом восьмого элемента И, подключен- ного вторым входом через третий эле мент HE к пятому управляющему входу блока управления и к второму входу шестого элемента И, а выходом - к первому входу четвертого элемента

ИЛИ и к второму входу второго элемента И, а выходом - к первому входу пятого элемента ИЛИ, связанного вторым входом с выходом пятого элемента И, а выходом - с первым входом девятого элемента И, подключенного выходом к второму информационному выходу блока управления, а вторым входом - к выходу десятого элемента И и к первому входу одиннадцатого элемента И, связанного выходом с пятым информационным выходом блока управления, а вторым входом - с выходом четвертого элемента ИЛИ, подключенного вторым входом к выходу четвертого

1695 элемента И, соединенного вторым входом с прямым выходом первого триггера, с вторым входом пятого элемента

И и с вторым входом седьмого элемента И, подключенного выходом к первому входу шестого элемента HJIH соединенного вторым входом с седьмым управляющим входом блока управления, а выходом — с нулевым входом второго триггера, подключенного единичным входом к шестому. управляющему входу блока управления, инверсным выходом к нулевому входу первого триггера, а прямьм выходом - к первому входу десятого элемента И и к первому входу двенадцатого элемента И, связанного вторым входом с первым информационным входом блока управления

P а выходом - с третьим информационным выходом блока управления и с третьим входом шестого элемента И, подключенного выходом к шестому информационному выходу блока управления, а четвертым входом — к первому управляющему выходу блока управления, к вто" рому входу третьего элемента ИЛИ и к инверсному входу первого триггера, соединенного единичным входом с четвертым управляющим входом блока управления, причем второй информационный вход блока управления подключен к второму входу десятого .элемента И, второй управляющий выход блока управления — к выходу третьего элемента И, первый и четвертый информационные выходы блока управления — к выходам соответственно первого и тринадцатого элементов И, а третий информационный вход блока управления — к второму входу первого элемента И и к первому входу тринадцатого элемента

И, соединенного вторым входом с выходом второго элемента

Изобретение относится к технике автоматизированного управления производственными процессами, а именно к устройствам для использования в системах числового программного управления станками, является частью цифрового интерполятора, и предназначено для преобразования кода скорости подачи в частоту импульсов в различных режимах работы интерполятора.

1211695

5 !

О

Цель изобретения — повьппение точности устройства за счет определения момента начала торможения, На фиг. 1 представлена блок-схема устройства; на фиг, 2 — функциональная схема блока управления, Устройство содержит генератор 1, импульсов, управляемый делитель 2 частоты, первый регистр 3, первый блок 4 сравнения, первый интегратор

5, блок 6 управления, второй регистр 7, второй блок 8 сравнения, второй интегратор 9, элемент ИЛИ 10 счетчик 11 импульсов. Первый и второй информационные входы 12 и 13 первый и четвертый информационные выходы 14 и 15 блока управления, выход 16 первого регистра, выход

17 второго регистра, третий и пятый управляющие входы 18 и 19, второй, пятый, третий, шестой, инфор.— мационные выходы 20-23, блока управления, первый и второй управляющие выходы 24 и 25 блока управления, первые информационные выходы

26 и 27 и вторые информационные выходы 28 и 29 соответственно первого и второго интеграторов, выход 30 второго элемента ИЛИ, четвертый управляющий вход 31 блока управления, первый и второй управляющие входы 32 и 33 блока управления> третий информационный вход 34 блока управления.

Блок 6 управления содержит второй и первый триггеры 35 и 36, шестой, второй, третий, пятый, четвертый элементы ИЛИ 37-41, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 42, первый, тринадцатый, седьмой, .восьмой, второй, пятый, третий, четвертый, двенадцатый, десятый, шестой, девятый и одиннадцатый элементы И 43-55, первый, второй и третий элементы НЕ 56-58, выход

20 соединяет соответствующий выход приращения подынтегральной функции блока 6 управления с входом приращения подынтегральной функции цифрового интегратора 5, Выход 21 соединяет соответствующий выход приращения подынтегральной функции блока 6 управления с входом приращения подын- . тегральной функции цифрового интегратора 9, а выход 22 соединяет соответствующий выход приращения незави-, cHìîé переменной блока 6 управления, с входом приращения независимой переменной цифрового интегратора 5, выод 23 соединяет соответствующий выход приращения независимой переменной блока 6 управления с входом приращения независимой переменной второго цифрового интегратора 9.

Устройство работает следующим образом.

Режим разгона. В этом режиме код предыдущей скорости хранится в регистрах подынтегральных функций (не показано) интеграторов 5 и 9, а код скорости, до которой нужно осуществить разгон, через блок 6 управления, с выходов 14 и 15 поступает в регистры (скорости) 3 и 7. По команде "Разгон" блок 6 управления вырабатывает сигнал, который с выходов 24 и 25 поступает в интеграторы 5 и 9 и переводит регистры подынтегральных функций в режим сложения, С выходов 20 и 21 в интеграторы 5 и 9 поступают импульсы с частотой, определяемой установкой ускорения, При этом величина кода подынтегральных функций интеграторов

5 и 9 будет возрастать, В этом режиме выход 23 перекрыт и импульсы приращения независимой переменной с ге— нератора 1 импульсов через блок 6 управления (выход 22) поступают только на вход интегратора 5, а интегратор

9 не работает. Поскольку увеличивается содержимое регистров подынтегральных функций интеграторов, то частота импульсов, поступающих с выхода 28 интегратора 5, будет также возрастать.

В момент совпадения кодов в регистре подынтегральной функции интегратора

;5 и в регистре (скорости) 3 блок 4 ! сравнения вырабатывает сигнал, который поступит на вход 18 в блок 6 управления, По этому сигналу блок

6 управления перекроет выходы 20 и

21, и в регистрах подынтегральных функций интеграторов 5 и 9 зафиксируется код конечной скорости, а частота на выходе интегратора 5 перестанет изменяться, Импульсы с выхода интегратора 5. поступают через элемент ИЛИ 10 на счетный вход счетчика

11 импульсов (перемещений), который включен на вычитание. Появление импульса переполнения на выходе счетчиza 11 свидетельствует в этом режиме об отработке заданного пути. Импульс переполнения с выхода счетчика 11 поступает на вход 31 блока 6 управления и работа устройства прекраща1211695

Режим постоянной скорости. В этом режиме интегратор 9 также не работает, содержимое регистров (ско рости) 3 и 7 и регистров подынтеграль- ных функций интеграторов 5 и 9 одина. ковы, выходы 20 и 21 блока 6 управления перекрыты и с выхода интегратора

5 поступают импульсы постоянной частоты, Работа устройства прекращается, 10 как и s предыдущем режиме по сигналу переполнения, поступающему в блок 6 управления, на вход 31 с выхода счетчика перемещений.

Режим торможения. В этом режиме 15 от программы в блок 6 управления поступает код скорости, до которой нужно осуществить торможение, и команда "Торможение". Код скорости

I через блок 6 управления (выходы 20

14 и 15) записывается в регистры (скорости.) 3 и 7. Блок б управления вырабатывает сигналы, которые с выходов 24 и 25 поступают на управля-ющие входы интеграторов 5 и 9, При этом регистр подынтегральной функции интегратора 5 включается в режим сложения, а интегратора 9 — в режим вычитания, Открываются информационные выходы 21-23 блока 6 управления, ЗО при этом импульсы с делителя (ускорений) 2 с выхода 21 поступают на информационный вход интегратора 9, уменьшая содержимое регистра подынтегральной функции, а с выходов

22 и 23 на соответствующие информационные входы интеграторов 5 и 9 поступают импульсы, соответствующие приращению независимой переменной.

В результате частота импульсов на 4(1 выходе интегратора 5 остается посто» янной, а на выходе интегратора 9 уменьшается, При равенстве содержимого регистра подынтегральной функ ции интегратора 9 с содержимым регист45 ра (скорости)7 блок 8 сравнения вырабатывает сигнал, который с его вьгхода 19 поступает в блок 6 управления, По этому сигналу блок 6 управления перекрывает выходы 21 и 23.

В результате перестанет работать интегратор 9, а в его регистре подынтегральной функции эафиксируется код скорости, до которой необходимо осуществить торможение. В процессе ра- 55 боты импульсы с выходов интеграторов

5 и 9 (с выходов 28 и 297 поступают на элемент ИЛИ 10, а с его выхода

30 - на вход счетчика (перемещений)

11, IIQHвление сигнала переполнения с выхода счетчика 11 в этом режиме свидетельствует о том, что до конца отработки заданного пути остается отработать путь, равный пути торможения, При поступлении импульса нереполнения на вход 31 блока 6 управления счетчика 11 блок 6 управления вырабатывает сигнал на выходе 24, поступающий на вход интегратора 5, который переводит регистр подынтегральной функции интегратора 5 в режим вычитания, Кроме того, с выхода

20 блока 6 управления, на вход интегратора 5 поступают импульсы с делителя 2 ускорений и уменьшают содержимое регистра подннтегральной функции интегратора 5. В момент равенства содержимоro регистра (скорости) 3 и регистра подынтегральной функции интегратора 5 блок 4 сравнения вырабатывает сигнал, который поступит на вход 18 блока 6 управления, При наличии синхронизации в работе блоков

2, 5 и 9 это произойдет точно в тот момент, когда будет отработан последний шаг заданного перемещения. С приходом сигнала с выхода блока 4 сравнения в блок 6 управления работа устройства прекращается.

Режим разгона и торможения в одном кадре. В этом режиме от программы в блок 6 управления поступают команды "Разгон", "Торможение", и код скорости, до которой необходимо осуществить разгон. Торможение происходит в конце кадра до скорости, с которой начинался разгон. При наличии команд "Разгон" и "Торможение", выход

14 блока б управления с выхода остается закрытым, а 15 в регистр (скорости) 7 записывается код скорости, до которой необходимо осуществить разгон. В регистре (скорости) 3 при этом хранится код исходной скорости, т,е ° скорости до которой осуществляется торможение в конце кадра. Блок

6 управления вырабатывает сигналы с управляющих выходов, поступающие с выходов 24 и 25 на входы интеграторов 5 и 9, По этим сигналам регистры подынтегральных функций интеграторов 5 и 9 включаются в режим сложения. Открываются выходы 20-23

1при этом и импульсы с делителя (уско рений) 2 через блок 6 управления с

1211695 выходов 20 и 21 поступают на информационные входы интеграторов 5 и 9, увеличивая содержимое их регистров подынтегральных функций, с выходов

22 и 23 на соответствующие информационные входы интеграторов поступают с генератора 1 импульсы, соответствующие приращению независимой переменной. В результате частота импуль сов на выходах интеграторов увеличивается, При равенстве содержимого регистра 7 и регистра подынтегральной функ ции интегратора 9 блок 8 сравнения вырабатывает сигнал, который с выхода 19 поступит в блок 6 управления, По этому сигналу блок управления перекроет выходы 20, 21 и 23, перестанет работать интегратор 9 и в регистрах подынтегральной функции интеграторов 5 и 9 зафиксируется код

0 О - - О

0 О 0

0 О О

1 1 — - ΠΠΠ0

О 1

1 1 — - Π0 Π0

О О 1

О 1 - - О 0 О О

1 1 1

О О

1 0 0

1 1 1 1 1

1 1 О

1 1 1 О 1 1 О 1 0

О 1 1

О О, .0

1 О О

1 1

1 1

О 1

О 0

1 1

0 1

1 1

1 О 1! 1 О О 0 О

1 0 1 О О

1 1 1 О 0

1 0 О 1 О

1 1 О 1 О

1 О 1 1 О

1 1 1 1 О

1 О О О 1

1 1 0 О 1 скорости, до которой необходимо было осуществить разгон.

5 В дальнейшем работа- устройства не отличается от работы в режиме тор можения. В этом режиме путь, необходимый для торможения, принимается равным пути разгона, а переполнение.

1o ñ÷åò÷èêà 11 происходит в тот момент, когда до конца отработки заданного пути остается отработать путь, равный пути разгона.

Этот режим используется при пере15 ходах от рабочего хода к холостому и обратно, а также при выполнении разгона от нуля до некоторой скорости в начале кадра и торможения до нуля в конце.

20 Для блока 6 управления однозначно может быть построена следующая таблица истинности блока.

1 1 1. 1 1 0

1 О О О О

1 О 0 О О

)2))695

Продолжение таблицы

t 3 ч 5

1 1 I 0 ! 0 0 !

0 ) - - 1 0 0 0 0

1 0

0 0 - - 1 0 0

0 0

) 0 1

1 0

l 1

0 !

0 0! ) ) 0 1

0 0 1

1 !

0 1 0 0 0 1 1 0

0 0

1 ) ) 1

) 1 !

I 0 - 0 0

1 1

0 1

0 0

) 1 0 0

) l

0 1 0

1 1 0

0 1 !

0 1 0 0 1 0 ) 1 0

) 1

1 ) 0 0

l 1

1 ) 1 1

) 1

0 I

В таблице принятй следующие обозначения переменных: Х, — сигнап разрешения работы блока управления;

Х „- команда "Разгон"; Х - команда

"Торможение"; Хз - выход блока 4 сравнения; () - соответствует равенству содержимого регистра 3 скорости и регистра подынтегральной функции интегратора.5); Х„ - выход блока 8 сравнения; Х вЂ” выход счетчика 11! 1 0 I 1 0

) I l I l 0

) 0 0 0 0 1

0 0 0 1

) 1 0 0 1

1 0 0 1 0 1

1 1 0 1 0

1 0 1 ) 0 0

1 0 0 l

l 1 0

) 0 I

) 1 1 1

В 9 1о н 1 13 1q 15

1 - — 1 0 0

1 0 1 0 0 импульсов (перемещений); У„ — сигнал разрешения записи кода скорости в регистр 3; Yq - сигнал разрешения записи кода скорости в регистр 7;

Y — сигнал управления режимом рабоЪ ты регистра подынтегральной функции интегратора 5 (1 - соответствует включению регистра в режим сложения):

1 !

Y — сигнал управления режимом работы регистра подынтегральной функции

1211695!

2 3 Х5

Yh 1 5

У5 о где Ег, f> — выходы генератора Г и делителя Ду ускорений;

V — код скорости, 45

В состав блока управления входят два RS-триггера, предназначенных для запоминания импульсных сигналов и получения длительных сигналов, служащих входными переменными для полу- 50 чения переключательных функций, реализуемых блоком управления.

Триггер 35 служит для образования сигнала Хо. В единичное состояние 55 оН устанавливается имцульсным сигнаil, !1

1 лом Пуск . В нулевое - сигналом начальной установки или сигналом Y интегратора 9; У5 — разрешение приращения независимой переменной в интегратор 5; Y — разрешение приращения независимой переменной в интегратор 9; Y> — разрешение изменения содержимого регистра подынтегральной функции интегратора 5; Y1i, — разрешение изменения содержимого регистра подынтегральиой функции интегратора

9; Y< - конец отработки кадра управляющей программы, Переключательные функции выходов блока управления могут быть получены различными формальными методами, используемыми для синтеза комбинационных схем, B качестве примера на фиг. 2 пред ставлена одна из возможных функциональных схем блока управления, реализующего следующую систему переключательных функций: оХ 2. (Г Ь

77 =. Хо (Xq.;зХ 4 + Х Х5) и

Y — (X37i, + Х„Хз) Х f о

7 = Х Х5 + Х Х5 = Х (Х + Х ), Триггер 36 служит для образования сигнала Х, В единичное состояние он устанавливается импульсным

5 сигналом с выхода счетчика 11. В нулевом состоянии он удерживается нулевым состоянием три гера 35, Сигналы Х,, Х и Ч с входов 320

34 блока управления поступают от программы, Сигналы Х5, Х образуются в процессе работы устройства задания скорости.

Блок управления работает следую- щим образом.

Работа на постоянной скорости, В этом режиме отсутствуют команды

"Разгон" и "Торможение", по входам

32 и 33 на вход блока управления поданы постоянные сигналы, соответствующие логическому нулю. Содержимое регистров 3 и 7 совпадает с содержимым регистров подынтегральных функций первого 5 и второго 9 цидз25 ровых интеграторов и с выходов 18 и

19 блоков сравнения в блок управления поступают сигналы логической единицы.

При этом уровень логического нуля устанавливается на выходах элемента

ИСКЛЮЧАЮ1ЦЕЕ ИЛИ 42, элемента ИЛИ 38 элементов И 43 и 44, перекрывая выходы 14 и 15 для записи кода скорости в регистры 3 и 7. Сигнал логического нуля с входа 33 поступает на вход

35 элемента И 53 и устанавливается на выходе 23. Сигнал логического нуля устанавливается также на выходе эле» ментов И 47 и 48, При этом такой же сигнал устанавливается на выходе.

40 элемента ИЛИ 40 и на выходе элемента

И 54, перекрывая выход 20. Логический нуль устанавлиается также на выходе элемента НЕ 58, элемента И 46

У а также на выходах элементов И 49 и

50, При этом сигнал ло гиче moro нуля устанавливается на выходе элемента ИЛИ 41 и элемента И 55, перекрывая выход 21, Таким образом, при отсутствии команд "Разгон" и "Торможение" перекрыты выходы 20 и 21 поступления импульсов с делителя (ускорений) 2 на входы интеграторов 5 и 9 и выход

23 поступления импульсов с генератора l на вход интегратора 9, При запуске устройства триггер 35 установится в единичное состояние, сиг" нал логической единицы с его прямо13

1211695

14 го выхода поступит на вход элемента

И 51, с входа 12 через элемент И 51, выход 22 на вход первого 5 интегратора начнут поступать импульсы при- 5 ращения независимой переменной. При отработке всего перемещения импульс переполнения с выхода счетчика 11 через вход 31 поступит на вход S триггера 36 и установит его в единичное состояние. При этом на выходе элемента И 45 установится сигнал логической единицы, который через элемент

ИЛИ 37 подается на нулевой вход триг. гера 35„ устанавливая устройство в исходное состояние, Работа в режиме "Разгон".

В этом режиме на вход 32 блока управления постоянно подан сигнал, соответствующий логической единице, а на вход 33 — логическому нулю. При этом на выходах элемента ИСКЛЮЧАИЩБЕ

ИЛИ 42, элемента ИЛИ 38 устанавливается логическая единица и по входу 34 через элементы И 43 и 44, выходам 14

25 и 15 код скорости, до которой осуществляется разгон, записывается в регистры 3 и 7(скорости) . В этом режиме сигнал логической единицы поступает с входа 32 на входы элементов

И 47, 49. и 50, а сигнал логического нуля с входа 32 — на входы элементов

И 48 и 53, перекрывая выход 23 подачи импульсов приращения независимой переменной на вход (цифрового) интег- З5 ратора 9, Так как содержимое регистров скорости не совпадает с содержимым регистров подынтегральных функций интеграторов, то на входах 18 и 19 устанавливаются сигналы логического нуля. При этом сигналы логической единицы устанавливаются на выходах элементов НЕ 57 и 58 и на выходах элементов И 46 и 47, с выхода элемента И 46 сигнал логической единицы через элемент ИЛИ 41 поступает на вход элемента И 55, а с выхода эле-мента И 47 через элемент ИЛИ 40 сигнал логической единицы поступает на вход элемента И 54, разреша прохождение импульсов с делителя (ускорений) 2 и выходам 20 и 21 на входы интеграторов 5 и 9 °

С выхода элемента И 49 и инверсного выхода триггера 36 сигналы логической единицы по выходам 24 и 25 подаются на входы интеграторов 5 и

7, устанавливая регистры подинтегральных функций интеграторов в режим сложения. При запуске устройства триггер 35 устанавливается в единичное состояние и импульсы с генератора

1 через элемент И 51 и выход 22 поступают на вход интегратора 5 а с делителя (ускорений) 2 через элементы

И 52, 54 и 53 и выходы 20 и 21 - на входы регистров подинтегральных ч функций (цифровых) интеграторов 5 и 9.

В момент равенства содержимых регистров подынтегральных функций цифровых интеграторов и регистров скорости с выходов блоков 4 и 8 сравнения на входы 18 и 19 блока управления подаются сигналы, соответствующие логической единице. При этом сигнал логического нуля устанавливается на выходах элементов НЕ 57 и 58, В результате этого появляется сигнал логического нуля на выходах элементов ИЛИ 40 и 41 и перекрываются выходы 20 и 21, Начиная с этого момента работа блока управления не отличается от работы в предыдущем режиме, Работа в режиме "Торможение".

В этом режиме на входы 32 и 33 ( блока управления поступают сигналы логического нуля и логической единицы соответственно. Запись кода скорости, до которой необходимо осуществить торможение, осуществляется в регистры 3 и 7(скорости) аналогично рассмотренному выше режиму. В этом режиме сигнал логического нуля устанавливается на выходе элемента И 49, с выхода 25 поступает на вход интегратора 9, переключая его регистр подинтегральной функции в режим вычитания, Так как триггер 36 находится в исходном нулевом состоянии, то сигнал логического нуля с его прямого выхода поступает на вход элемента

И 48 и на вход элемента ИЛИ 40, Сигнал логического нуля с выхода элемента И 47 также поступает на вход элемента ИЛИ 40, на вход элемента

И 54 и перекрывает выход 20 подачи импульсов с делителя (ускорений) 2 на изменение содержимого регистра подинтегральной функции цифрового интегратора 9. После записи кода скорости с выходов блоков сравнения 4 и

8 по входам 18 и 19 поступают сигн яы логического нуля. При этом сигнал логического нуля устанавливает15

16 ся на входах элементов HE 57 и 58 а ! сигнал логической единицы — на их выходах и на выходе элемента И 46, Сигнал логической единицы с выхода 5 элемента НЕ 58 поступает на вход элемента И 53, а с выхода элемента

И 46 через элемент ИЛИ 41 - на вход элемента И 55. В результате этого при запуске устройства в этом режиме импульсы с генератора импульсов через элемент И 51, выход 22 и через .элемент И 53 и выход 23 поступают на входы приращений независимой переменной интеграторов 5 и 9, Импульсы с делителя (ускорений) 2 через вход 13, через элементы И 52 и

55 и выход 21 поступают на вход регистра подинтегральной функции цифрового интегратора 9 в момент равенства содержимого регистра 7 скорости и регистра подинтегральной функции цифрового интегратора 9 с выхода 19 блока 8 сравнения в блок управления поступает сигнал логической единицы, 25 . При этом на выходах элемента И 46 элемента ИЛИ. 41 и на входе элемента

И 55 устанавливается сигнал логического нуля, перекрывая выход 21, для

30 поступления импульсов с делителя ускорений. При переполнении счетчика (перемещений) 11 > что свидетельствует о начале торможения, сигнал логической единицы поступит через вход 31 на единичный вход триггера 36 и

35 установит его в единичное состояние, При этом сигнал логического нуля с инверсного выхода триггера 36 через выход 24 поступит на вход цифрового интегратора 5 и переключит его ре40 гистр подынтегральной функции в режим вычитания, Сигнал логической единицы с прямого выхода триггера 36 через элемент И 48 элемент ИЛИ 40 поступит на вход элемента И 54 и импульсы с

45 выхода элемента И 52 начнут поступать через выход 20 на вход регистра подынтегральной функции интегратора 5. В момент равенства содержимого регистра

3 скорости и регистра подынтегральной функции интегратора 5 сигнал логической единицы с выхода блока 4 сравнения через вход 18, через элемент ИЛИ 30, элемент И 45, элемент ИЛИ 37 поступит на нулевой вход триггера 35 и Ус тановит устройство в начальное состояние.

Работа в режиме "Разгон" и "Торможение", В этом режиме на вход блока 6 уп— равления на входы 32 и 33 поданы сигналы логической единицы. На выходе элемента ИСКЛЮЧАК)П1ЕЕ ИЛИ 42 устанавливается логический нуль, и код скорости, до которой осуществляется разгон, поступает через вход 34, через элемент И 44, выход 15 на вход только регистра 7 скорости, Сигнал логической единицы через вход 32, через .элемент И 49 поступает на выход 25 и устанавливает регистр подынтегральной функции интегратора

9 в режим сложения, С инверсного выхода триггера 36 сигнал логической единицы с выхода 24 поступает на вход регистра подынтегральной функции интегратора 5, устанавливая

его также в режим сложения. Сигналы логической единицы с инверсного выхода триггера 36 и с входа 33 поступают на вход элемента И 53, Сигнал логического нуля, поступающий на вход 19, устанавливает на выходе элемента инвертора НЕ 58 уровень логической единицы. Такой же сигнал устанавливается на выходах элемента

НЕ 57, сигнал логической единицы поступает также на вход элемента

И 53, Таким образом, разрешено поступление импульсов с выхода элемента И 51 через элемент И 53 на выход

23. С выхода элемента И 46 сигнал логической единицы через элемент

ИЛИ 41 поступает на вход элемента

И 55, а через элемент И 47, элемент

ИЛИ 40 — на вход элемента И 54. Таким образом, при запуске устройства импульсы с делителя (ускорений) 2 через элементы И 52, 54 и 55 и выходы

20 и 21 поступают на входы регистров подынтегральных функций интеграторов

5 и 9 ° В момент равенства содержимого регистра подынтегральной функции интегратора 9 и регистра 7 скорости с выхода блока 8 сравнения через вход 19 на вход элемента НЕ 59 поступит сигнал логической единицы.

При этом на выходе элемента НЕ 59 и на выходе элемента И 46 .установится сигнал логического нуля, Сигнал логического нуля с выхода элемента

HE 59 поступит на вход элемента И 53 и перекроет выход 23. Сигналы логического нуля появятся также на

1211695

18 бы,г выходах элемента И 47 элементов ИЛИ

40 и 41 При этом перекроются выходы

20 и 21. При переполнении счетчика (перемещений) 11 на вход 31 поступит сигнал логической единицы и уста-. новит триггер 36 в единичное состояние, Сигнал логической единицы с прямого выхода триггера 36 через элемент

И 50, элемент ИЛИ 41 поступит на

1О вход 5 элемента И 55, а через элемент

И 48, элемент ИЛИ 40 - на вход элемента И 54. При этом импульсы с делителя ускорений по выходам 20 и 21 начнут поступать на входы регистровподинтегральных функций интеграторов

5 и 9. В -дальнейшем работа устройства в этом режиме не отличается от работы в режиме "Торможение", Предлагаемое устройство позволяет наиболее просто осуществить программирование скорости - задается лишь код новой скорости н команды на ее изменение, автоматическое осуществление разгона и торможения, точное определение начала торможения, широкий диапазон уставок ускорения, возможность торможения с ускорением

) отличающимся от ускорения при разгоне, 1211695

Цр fZ

43из.

Заказ 638/51

Тираж 837 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11 3035, Москва, Ж-35, Раушская наб., д, 4/5 филиал ППП "Патент", r, Ужгород, ул, Проектная, 4

Составитель Н. Горбунова

Редактор Ю, Середа Техред С.Мйгунова Корректор А, Зимокосов