Устройство для многоуровневой коммутации процессоров и блоков памяти

 

Изобретение относится к области вычислительной техники и предназначено для объединения процессоров и блоков памяти в системы высокой произ води гельности. Цель изобретения - повышение быстродействия. Устройство содержит узлы приоритета, матричные коммутаторы, модули коммутации дaнныx модули коммутации запросов. Повышение быстродействия достигается за счет совместной работы процессоров на поле общей памяти посредством Устройства для многоуровневой коммутации . 4 ил. (Л to со 4 J

СООЗ СОВЕТСКИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 С 06 > 3/04 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Цццц:"р-. . й;,1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И OTHPblTMA

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3696048/24-24 (22) 17. 12. 83 (46) 23,02.86. Бюл, У 7 (71) Ленинградский ордена Ленина политехнический институт им, М,И,Калинина (72) А. К. Березкин (53) 681.325(088.8) (56) Авторское свидетельство СССР п 1015367, кл, G 06 F 3/04, 1979, Авторское свидетельство СССР

HI 1013937, кл. С 06 F 3/04, . G 06 F 15/16, 1979.

Авторское свидетельство СССР

У 1012232, кл. G 06 F 3/04, G 06 F 15/16, 1978, „„SU„„1213474 A (54) УСТРОЙСТВО ДЛЯ МНОГОУРОВНЕВОЙ

КОММУТАЦИИ ПРОЦЕССОРОВ И БЛОКОВ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и предназначено для объединения процессоров и блоков памяти в системы высокой произ водигельности. Цель изобретения— повышение быстродействия, Устройство содержит узлы приоритета, матричные коммутаторы, модули коммутации данных модули коммутации запросов. Повышение быстродействия достигается за счет совместной работы процессоров на поле общей памяти посредством уст- а

tO ройства для многоуровневой коммутации. 4 ил.

1213474

Изобретение относится к вычис лител»ной технике и предназначено для объединения процессоров и блоков памяти в системы высокой производительности.

Цель изобретения — повьппение быстродействия.

На фиг, 1 представлена схема многопроцессорной системы с многоуров. 10 невои коммутацией, которая содержит процессоры, блоки 2)...,2, ° ° °,2 ) общей памяти, устройство 3 для много» уровневой коммутации процессоров и блоков памяти, запросные шины

4 1 4N процессоров, адресные шины 5g

5 процессоров, линии 6„-6и данных„ запросные шины 7,„-7,„ко)ммутаторов, информационные шины 8 -8м.

На фиг. 2 представлена схема устройства 3, которая содержит узлы

9 приоритета, матричные коммутаторы

10, модули II< -11„- коммутации данных модули )2„-)2< коммутации запросов, управляющие выходы модулей 13 -13

25 . коммутации запросов.

На фиг. 3 представлена схема модуля коммутации данных ) )1 1 = которая содержит группы матричных коммутаторов 10, На фиг. 4 представлена схема уз= ла приоритета, которая содержит элементы И 141,...14), элементы

ИЕ 15,...,15, матричный коммутатор 10, адресные входы 16, запросные входы 17, адресные выходы 18, управ - 35 ляющие выходы 19, Устройство работает следукш)им образом, Процессоры I< I ...,,) являются процессорами многопроцессорной вычис- 40 лительной системы и каждый из них может быть выполнен при существующей технологии изготовления больших интегральных схем за один технологический цикл в виде отдельного стандарт- 45 ного интегрального элемента или из набора стандартных функциональных интегральных элементов.

Совместная работа процессоров 1 осуществляется на поле общей памяти размещенной в блоках 2 памяти. При этом процессоры осуществляют связь с блоками памяти для считывания и записи обрабатываемой ими совместно инфор мации посредством устройства 3, Про- 55 цессор может обращаться в ячейку общей памяти как за очередным кодом команды,так и за операндами (данными), Для установления связи с блоком

2 памяти процессор выставляет на шинах 5;К -разрядный адрес ),номер) блока памяти, а также пересылаемые данные на линиях 6!, куда входят линии разрядов адреса ячейки блока памяти и разрядов передаваемых и по лучаемых данных. Процесс установления связи в устройство 3 начинается с подачи на шину 4; сигнала запроса от процессора 1 и проходит поэтапно.

В результате в устройстве 3 устаиав— ливается связь процессора l; с шинами 7j и 8 в блок 2 памяти. Шина 8> блока

2|памяти включает линии разрядов адреса ячейки памяти в блоке, разрядов передаваемых и получаемых данных . и признак считывания или записи, Сра батывание блока 2> памяти осуществляется при получении сигнала запроса на его входе 7;, а сам процесс установления и удержания связи в устройстве 3 осуществляется при наличии сигнала запроса на выходе 41 процессора

11 . Снятие сигнала на выходе 4 у приводит к освобождению связи процессор

)) — блок 2) памяти. Устройство 3 со держит К групп модулей коммутации запросов 12о((о(=)-К), где КЯо8Д, .

L = make $N, Н1 и? групп модулей коммутации данных 1), Модули комму тации запросов предназначены для пере дачи управляющих сигналов на каждом уровне коммутации в модули коммутации данных I! h (h 1-I). Одновременно модули коммутации запросов осуществляют передачу управляющей информации - адресов блока памяти - в следующие уровни коммутации, Модули коммутации данных II h являются идентичными многоуровневыми схемами, где одновременно во всех модулях коммутации данных на каждом из уровней выбирается одинаковое (одно из двух) направление построения пути, определяемое значением соответствующего двоичного разряда адреса (номера) блока памяти, Для коммутации К разрядов адресов всех N входов устройства 3 ис пользуются К групп модулей коммутации данных 12q 12 ...,,12 . Причем число уровней коммутации в модулях

12 коммутации запросов увеличивается с номером от l -ro до К уровней,так как использованные для управления комму тацией разряды не передаются в последующие уровни коммутации.

1213474

По(;,не прохождения запросного сиг— нала от процессора I на вход 4; устройства 3 он поступит íà п-й, n = 1, 2, управляющии вход 2; )=ro

С -11

i узла группы первого модуля 121 коммутации запросов, -!

На и-й вход (2; 7 -го узла 9 этого модуля поступит первый разряд адреса выбираемого блока 2 памяти, ко— торый определяет направление подключения и-го входа в (2;)-х узлах 9

I ( модулей коммутации запросов 12,..., 12< и (2; )-.х матричных коммутаторов модулей коммутации данных 111 °, 11), Узел 9 обеспечивает выбор для подключения к одному из двух выходов только одного из двух входов, если на оба его запросные входа поступили сигналы запроса, Одновременно узел 9 выдает на выходы 191, 19, 193, 19 комбинации сигналов,,которые обеспечивают такое же направление установления связи в первом уровне коммутации всех модулей как для остальных разрядов адреса блока памяти, так и для передаваемых данных. Кроме того, узел 9 выдает на выбранный (один из двух) запросньп выход сигнал запроса, поступающий на запросный вход узла 9 следующего модуля коммутации запросов. . Если на каком-либо уровне коммутации выбираемое направление для установления связи уже занято, то узел 9 при получении двух запросных сигналов и двух одинаковых разрядов адреса выставит на своих управляющих выходах комбинацию сигналов, коI торая обеспечит во всех одноименных матричных коммутаторах подключение к выходу только одного входа, а имен но сигнал запроса которого пришел ранее, а при одновременном их появ— ленин выбор произойдет случайно (н результате гонок в цепи двух элементов НЕ). Установленные в устройстве

3 пути передачи информации удерживаются при наличии на соответствующем входе единичного сигнала запроса, после снятия которого элементы устройства 3 освобождаются для постро= ения очередного пути для связи про— цессора с блоком памяти, Матричные коммутаторы i-ro уровня (группы) коммутации модулей коммутации запросов и модулей коммутации данных связаны своими выходами с вхо" дами матричных коммутаторов (К „)-го уровня (группы) коммутации того же модуля по пр>п ципу двоичного дерева.

При этом обеспечивается полнодоступная связь на первом уровне коммутации между парой входов (четным и нечетным

40

mode означает число в скобках, взятое по модулю 2, 1:xg — ближайшее большее целое к х.

d принимает значения из диапазона (1- 1(), где К вЂ” число уровней коммутации, равное числу двоичных разрядов, необходимых для кодирования пути в многоуровневом коммутаторе, 1 = 1ор Ь, Ь = make 1 М, N).

Аналогичное выражение связывает номера выходов и входов матричных коммутаторов модулей коммутации запросов, а также выходы матричных коммутаторов модулей коммутации запросов в (i-1)-м уровне и входов узлов 9 тех же модулей и запросные выходы уз

55 входами} и парой выходов каждого матричного коммутатора первого уровня.

На втором уровне между четверкой

10 входов и четверкой выходов двух мат— ричных коммутаторов первого и второ го уровня коммутации. Вообще íà 1-м уровне коммутации обеспечивается полнодоступная коммутация между 2 вхо1

15 дами и 2 выходами 2 матричных ком мутаторов. Для точного задания конструктивных связей в устройстве 3 необходимо связать номера элементарных матричных коммутаторов, уровней, 20 в которых они находятся и номера их выходов с номерами матричных коммутаторов и номерами их входов в сосед них уровнях. Приведенные ниже .формулы выведены эмпирически, описывают эти статические конструктивные связи и легко проверяются непосредственными расчетами.

Таким образом, и-й выход (n — 1, 2) g-го матричного коммутатора

30 (1-й группы, составляющей Й-й уровень коммутации, соединен с тп-м мвходом (m = 1, 2) S-ro матричного коммутатора (0+1)-й группы, составляющей (d+1)-й уровень коммутации, где

1213474 лов и запросные входы узлов 9 следующего модуля коммутации запросов.

Узел 9 при поступлении на его вхо ды 16„, 16 значений разрядов адреса, 5 определяющих направление установления связи, передает их на выходы элементов И 141, 14, 14, 14 только при поступлении сигналов запроса на запросные входы 17, 17 . Сигналы запроса поступают также на входы матричного коммутатора 10 входящего в состав узла 9.

Если сигналы разрядов адресов одинаковы, т.е. выбирается .одно направление для установления связи в узле 9, то один из них будет заблокирован в цепи элементов И 14з>

НЕ 15З s, И 14,ý, HE 15 в. Таким образом разрешается конфликтная ситуация при запросе одного направления связи двумя источниками, Матричный коммутатор 10 является типовой схемой, содержащей в каждом узле коммутации элемент И. Первые входы элементов И 14, 1411 объединены и являются первым входом коммутатора, также объединены первые входы элементов И 14 р, 14 которые являются вторым входом матричного коммутатора. 10

Вторые входы элементов И матричного коммутатора являются его управляющими входами, Выходы элементов И 144, 14„О объединены по схеме приводного ИЛИ так же, как и выходы элементов И 35

l4««

Формула изобретения

Устройство для многоуровневой 40 коммутации процессоров и блоков памяти, содержащее К групп модулей комм."тации запросов и I групп модулей коммутации данных, I — число коммутируемых разрядов, К = 1 1о@ 1,.1, 45 где 4=make(N N) отличающ е е с я тем, что, с целью увеличения быстродействия д-й модуль ком"

1 мутации вапросов (i = 1-K) содержит (i-1) групп матричных коммутаторов и группу узлов приоритета, j-й модуль коммутации данных (j = 1-3.) еодержит К групп матричных коммутаторов, и-й выход (ri = 1-2) р-ro матричного коммутатора g =) - j d-й группы (d 1-(i-2) i-ro модуля коммутации запросов подключен к m-у информационному входу Я-го матричного коммутатора (d+1) é группы i-ro модуля коммутации .запросов, и-й выход я"го мат— ричного коммутатора (2х2) h-й группы (h = l-I) j ro модуля коммутации данных .подключен к m-у информационному входу f ãî матричного коммутатора (h+1)-й группы j-ro модуля коммутации данных, где 1 и-й информационный выход g-го узла приоритета группы i-го модуля коммутации запросов подключен к m-му информационному входу S"ãî узла прьгоритета групп (i+2)-го модуля коммутации запросов, первый, второй, третий и четвертый выходы выбора направления g-ro узла приоритета группы i-го модуля коммутации за- просов подключены соответственно к первым, вторым, третьим и четвертым управляющим входам g-x матричных коммутаторов i-й группы всех I групп модулей коммутации данных и г-го модуля коммутации запросов (T (i+1)-K) m-й информационный вход

g-го матричного коммутатора первой группы j-ro модуля коммутации данных подключен к (2g+m)-му информационному входу устройства, и-й выхоq g-го матричного коммутатора К-й группы j-ro модуля коммутации данных подключен к (2g+n)-му информационному выходу устройства, и-й информационный выход g-го узла приоритета группы К-ro модуля коммутации запросов подключен к (2g+n)-му выходу адреса памяти устройства, m-й вход запроса g-го узла приоритета первого модуля коммутации запросов подключен к (2g+m)-му .входу запроса процессора устройства, m-й управ— ляюший вход g-ro матричного коммутатора i-ro модуля коммутации запросов подключен к входу 1-го раз—

12l 3474 ряда (2g+m)-го входа адреса обращения устройства, ш информационный вход g-го управляющего коммутатора первого модуля коммутации запросов подключен к (2g+n)-му адресному входу устройства, причем узел приоритета содержит восемь элементов И, шесть элементов НЕ, матричный коммутатор, причем первый и второй выходы матричного коммутатора являются соот— ветственно первым и вторым информационными выходами узла приоритета, первый и второй входы матричного коммутатора являются соответственно первыми вторым информационным входами узла приоритета, первый управляющий вход узла приоритета входом подключен к первому. входу первого элемента И и через первый элемент НŠ— к первому входу второго элемента И, второй управляющий вход узла приоритета подключен к первому входу третьего эле— мента И и через второй элемент НЕ - к первому входу четвертого элемента И, вторые входы первого и второго элементов И подключены к первому информационному входу узла приоритета, выходы первого, второго, третьего и четвертого элементов И подключены соответственно к первым входам пято, го, шестого, седьмого и восьмого элементов И, выходы пятого, шестого, седьмого и восьмого элементов И подключены соответственно через третий, четвертый, пятый и шестой элементы

НЕ к вторым входам седьмого, восьмого пятого и шестого элементов И соответственно, выходы пятого, шестого, седьмого и восьмого элементов И под— ключены соответственно.к первому, второму, третьему и четвертому управ ляющим входам матричного коммутатора и являются соответственно первым, вторым, третьим и четвертым выходами выбора направления узла приоритета.

1213474

4 иг 2

1213474

13

Фив.J

Корректор Г. Решетник

Тираж б73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 782/58

Филиал ППП,"Патент, r, Ужгород, ул. Проектная, 4

Составитель С. Курош

Редактор Н. Данкулич Техред С.Мигунова

61

6g

Ny