Устройство для функционального контроля логических элементов

 

Изобретение относится к вычислительной технике. Цель изобретения - упрощение устройства. и повышение его надежности за счет устранения необходимости в индивидуальных для каждого типа проверяемого логического элемента коммутаторах - преобразователях . Указанная цель достигается тем, что в ycTpofiCTBO, содержащее генератор, счетчики, мультиплексор н сигнатурный анализатор, введены узел управления, узел выбора типа контролируемого элемента, пять блоков памяти, (и + 1) TV -триггеров, формирователь одиночного импульса, блок сравнения и h элементов НЕ с открытым коллекторным выходом. За счет вновь введенных элементов и связей обеспечивается, по существу, работа части устройства, задающей тестовую последовательность, в режиме счетчика с программируемой цоколевкой. Этот режим обеспечивает для каждого из входов проверяемого логического элемента следующие индивидуальные особенности: подачу стимулирующих воздействий с выходов определенных разрядов счетчика-стимулятора на определенные входы логического элемента , подачу некоторых разрядов счетчика-стимулятора на входы логического элемента инверсными,разнесение во времени фронтов сигналов на входах логического элемента.1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1226468 (я) 4 G 06 F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

-1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /l ":

Н АВТОРСКОМ .К СВИДЕТЕЛЬСТВУ (53) 681.3 (088,8) (56) Авторское свидетельство СССР

В 378852, кл. С 06 F 11/00, 1971.

Авторское свидетельство СССР

tP 830391, кл. G 06 F 11/26, 1979. (21) 3764722/24-24 (22) 04.07,84 (46) 23.04.86. Вне. Р 15 (71) Всесоюзный ордена Трудового

Красного Знамени научно-исследовательский, проектно-конструкторский и технологический институт релестроения (72) Л.А.Андрианова, Н,А.Гаранин, В.А.Герасимов и А.В.Гринштейн (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ (57) Изобретение относится к вычислительной технике. Цель изобретения— упрощение !устройства и повышение его надежности за счет устранения необходимости в индивидуальных для каждого типа проверяемого логического элемента коммутаторах — преобразователях, Указанная цель достигается тем, что в устройство, содержащее генератор, счетчики, мультиплексор и сигнатурный анализатор, введены узел управления, узел выбора типа контролируемого элемента, пять блоков памяти, (+1) ТЧ -триггеров, формирователь одиночного импульса, блок сравнения и элементов НЕ с откры— тым коллекторным выходом. За счет вновь введенных элементов и связей обеспечивается, по существу, работа части устройства, задающей тестовую последовательность, в режиме счетчика с программируемой цоколевкой.

Этот режим обеспечивает для каждого из входов проверяемого логического элемента следующие индивидуальные особенности: подачу стимулирующих воздействий с выходов определенных разрядов счетчика-стимулятора на определенные входы логического элемента, подачу некоторых разрядов счетчика-стимулятора на входы логического элемента инверсными, разнесение во времени фронтов сигналов на входах логического элемента. 1 з. п.ф-лы, 2 ил.

1 122

Изобретение относится к вычислительной технике и может быть использовано для контроля логических элементов, в том числе интегральных микросхем и печатных плат с логическими элементами.

Целью изобретения является упрощение устройства за счет устранения необходимости в индивидуальных коммутаторах-преобразователях.

На фиг.l представлена структурная схема устройства на фиг,2 — функциональная схема первого блока памяти, Устройство содержит генератор 1 тактовых импульсов, блок 2 синхронизации, первый счетчик 3, узел 4 задания типа контролируемого элемента, первый блок 5 памяти, третий блок 6 памяти, второй блок 7 памяти, группу иэ (и+1) TV-триггеров 8, второй. счетчик 9, группу из п элементов НЕ

10 с открытым коллекторным выходом, четвертый блок 11 памяти, контроли1руемый логический элемент 12, муль1типлексор 13, формирователь 14 оди ночного импульса, сигнатурный анализатор 15, пятый блок 16 памяти, блок 17 сравнения.

Первый блок 5 памяти (фиг,2) содержит группу из К узлов 18 памяти, где величина К определяется емкостью используемых узлов памяти и суммарной разрядностью первого блока памяти, а также длиной тестовой последовательности.

Устройство работает следующим образом.

Перед запуском устройства с помощью узла 4 задается тип контролируемого элемента, что обеспечивает при последующем контроле следующие индивидуальные особенности: подачу стимулирующих воздействий с выходов определенных разрядов счетчика 3 на определенные входы логи: еского элемента; .подачу некоторых разрядов счетчика 3 на входы логического элемента инверсными; разнесение во времени фронтов сигналов на входах логического элемента.

Нодача питания инициирует выдачу блоком 2 на первом и втором выходах сигнала начальной установки, который сбрасывает в нулевое состояние счетчик 3, блокирует работу первого ПЗУ

5 и сбрасывает триггеры 8 ° Кроме

6468 2 того, происходит установка триггеров логического блока 12 (цени установки

55

f5

40 на схеме не показаны), а счетчик 9 сбрасывается сигналом с третьего выхода блока 2.

Пос; е окончания сигнала начальной установки по переднему фронту первого синхроимпульса генератора 1 снимается сигнал сброса с триггеров

8 и последующие изменения их состояний по передним фронтам синхроимпульсов будут определяться сигналами на их входах V. При сигнале логи— ческого нуля на входе V TV-триггер по синхроимпульсу не изменяет своего состояния, а при сигнале логической единицы на входе V no синхроимпульсу TV-триггер изменяет свое состояние.

К моменту следующего синхроимпульса блокировка работы ПЗУ 5 еще действует, и на mего выходах (m > log N, где N — разрядность счетчика 3) присутствует код 11...1.

Таким образом на первой группе адресных входов второго ПЗУ 7 присутствует код 11...1, который соответствует начальной установке триггеров 8. На второй группе адресных входов ПЗУ 7 — код, идентифицирующий конкретный логический эле чент (этот код остается постоянным при проверке).

На основе этих двух кодов, а также с учетом подсоединения определенных выводов проверяемого логического элемента к тем или иным элементам НЕ

l0 и начального состояния триггеров

8 ПЗУ 7 формирует (n+l) сигналов управления триггерами 8 так, что по переднему фронту второго сиихроимпульса происходят следующие установки: триггеры 8, соответствующие входам проверяемого логического элемента, на которые следует непосредственно подавать разряды счетчика 3, устанавливаются в единицу; триггеры 8, соответствующие входам проверяемого логического элемента, на которые следует подавать проинвертированные разряды счетчика 3 и сигналы, являющиеся результатом дешифрации двух разрядов счетчика 3, а также соответствующие выходам логического элемента, и (п+1) ТЧ-триггер остаются в состоянии логического нуля. Кроме того, передний фронт второго синхроимпульса разрешает работу счетчика

3 и первого ПЗУ 5. Таким образом, ! 22б i68

55 после этого синхроимпульса состояние выходов элементов НЕ 10 в точности соответствует тому состоянию, которое должны иметь входы проверяемого логического элемента при их стимуляции от счетчика и управляемого им дешифратора при состоянии счетчика

00...0, т.е. при подаче первого в тестовой процедуре входного набора.

Двоичный счетчик при последовательном счете проходит все свои состояния, начиная с 00...0 и кончая

11...1. При этом, зная текущее состояние счетчика, всегда можно указать, сколько его разрядов изменяется (проинвертируются) при переходе к следующему состоянию. Например, для четырехзарядного счетчика переход иэ состояний 1010 и 0000 к состояниям 1011 и 0001 соответственно требует изменения одного разряда, а при переходе от состояния llll к состоянию 0000 (циклический счет) требуется изменение всех четырех разрядов. Более того, по числу разрядов, которые следует изменить, определяются и сами изменяемые разряды, так как.всегда изменяется группа разрядов, начиная с нулевого и до ближайшего разряда, находящегося в состоянии "0". Для указания числа изменяемых разрядов необходим код разрядностью log,N, где N — разрядность счетчика.

На указанном принципе и построена работа блоков 3,5,7,8, представляющих собой по существу счетчик с программируемой цоколевкой.

После поступления переднего фронта второго синхроимпульса разрешена работа первого ПЗУ 5, на которое поступает информация со счетчика 3, ПЗУ 5 представляет собой группу иэ

К узлов памяти разрядностью m+1 (m>log N), ш выходов которых соединены параллельно, а (ш +!)-й выход узла памяти управляет (i +1) .узлом.

Входы узлов памяти соответствуют адресным входам ПЗУ 5.

i-й узел 18 памяти (i=1 k) ПЗУ 5 работает следующим образом.

Если поступающий на него код с выхода счетчика 3 содержит хотя бы один разряд в состоянии "0", то

i -й узел сигналов на своем (m +l)-м выходе блокирует работу (i +1)-го, а следовательно, и последующих узлов памяти ПЗУ 5, а на других своих!

45 п1 выходах .формирует код число разрядов счетчика 3, которые изменятся при «ереходе к следун>щему его состоя«ин . Зто число «росто определяется исходя из местоположения i-го узла среди остальных (т.е. от поданной «а «егс части кода с выхода счетчика 3), Если поступивший на ь-й узел код не содержит ни одного нуля, то i-й узел устанавливает m своих выходов в единицу, а сигналом с (т +1)-ro выхода разрешает работу (i +1)-го узла.

На основе кода 00...0 на. — младМ ших разрядах счетчика 3 гервйй узел памяти ПЗУ 5 запрещает работу остальных узлов памяти, а на своих выходах формирует код 00. ° .01, что свидетельствует об изменении счетчиком 3 только одного, а именно нулевого разряда при переходе к своему следующему состоянию. Зтот код поступает на соответствующую часть адресных входов второго ПЗУ 7. Поскольку для конкретного проверяемого логического элемента (он идентифицируется кодом на другой группе адресных входов ПЗУ 7) тестовой процедурой определено, какой из его входов должен стимулироваться нулевым разрядом счетчика 3, то ПЗУ 7 формирует сигнал логической единицы только на одном своем выходе, который связан с TV-триггером, соответствующим этому входы. Таким образом, по перед-. нему фронту третьего синхроимнульса изменится состояние только данного

ТЧ-триггера и, следовательно, на входах проверяемого логического элемента установится информация как при непосредственной стимуляции от счетчика и управляемого им дешифратора при состоянии счетчика 00 ° ..Ol. т.е, при подаче второго в тестовой процедуре входного набора. Очевидно, что если необходима стимуляция инверсным нулевым разрядом, то работа всех узлов аналогична, а инверсия достигается за счет соответствующей начальной установке нужного триггера по второму синхроимпульсу.

По переднему фронту третьего синхроимпульса произоидет также инкрементация счетчика 3 и он перейдет в состояние 00...01. До четвертого синхроимпульса работа узлов 5, 7, 8 аналогична описаннои за исключением того, что ПЗУ 5 формирует код 00..

1226468

l0, свидетельствующий о предстоящем изменении двух разрядов, а ПЗУ 7 формирует управляющий сигнал V„ равный "!", на входах только двух триггеров, соответствующих входам проверяемого логического элемента, которые следует стимулировать нулевым и первым разрядами счетчика 3. Из- менение состояний этих триггеров и счетчика 3 происходят по передне- 0 му фронту четвертого синхроимпульса.

При состоянии счетчика 3 — 00....10

ПЗУ 5 вновь формирует код 00...01, на основании которого ПЗУ 7 иници— ирует по переднему фронту пятого l5 синхроимпульса изменение состояния только одного триггера, передающего состояние нулевого разряда счетчика 3.

Подобный описанномупроцесс проис- 20 ходит по каждому синхроимпульсу и циклически повторяется после прохождения всех входных наборов тестовой процедуры. Действительно, при состоянии всех разрядов счетчика 3, необходимых для стимуляции проверяемого логического элемента — единица, и соответствующих триггеров 8 нуль, в очередном такте синхросигнала ПЗУ 5 и ПЗУ 7 выработают такие выходные сигналы, что изменится состояние всех этих триггеров. Таким образом, на проверяемый логический элемент вновь поступит первый входной набор тестовой процедуры. 35

Важным моментом в тестовых процедурах является стимуляция входов проверяемого логического элемента сигналами, являющимися результатом дешифрации "промежуточных" состояний 40 двух разрядов счетчика, что гарантирует разнесение во времени фронтов сигналов. Предположим, что требуется выделение состояния !, управляемого нулевым и первым разрядами счетчи-45 ка. В этом случае состояние соответствующего триггера должно повторять состояние триггера, соответствующего инверсному нулевому разряду счетчика 3, но только при состоянии перво- 50 го разряда счетчика 3 — ноль. Выходной код ПЗУ 5, 00...01, по которому происходит изменение состояния триггера, соответствующего нулевому разряду, выдается, однако, как при сос- 55 тоянии первого разряда счетчика 3 ноль", так и "единица". Следовательно, для решения задачи дешифрации код 00...01, выдаваемый ПЗУ 5 при состоянии первого разряда счетчика 3 единица., необходимо изменить, что обеспечит сохранение состояния тригt1 I I гера, соответствующего выходу 1 дешифратора. Поскольку разрядность

m выходного кода ПЗУ 5 больше log N, то среди 2 выходных кодов ПЗУ 5 д всегда есть неиспользуемые для указания числа инвертируемых разрядов счетчика 3 коды. Например, при 24разрядном счетчике 3 и пятиразрядном выходном коде ПЗУ 5 существует 2

24 = 8 дополнительных кодов. Один такой неиспользуемый код 11.. ° 11 отведен под код начальной установки.

Кодируя изменение только нулевого разряда счетчика 3 при состоянии его первого разряда — "единица" одним из дополнительных кодов, а не кодом

00. ° .01, можно обеспечить возможность требуемой дешифрации состояния

"1" нулевого и первого разрядов счетчика 3. Подобным образом решается задача дешифрации "промежуточных" состояний и других разрядов счетчика °

Анализ известных тестовых процедур показал, что для их реализации необходимо около 6-10 дополнительных кодов, причем дешифруются состояния разрядов Π— 4 стимулирующего счетчика. Исходя из этих соображений, оптимальными значениями ш и К для

ПЗУ 5 являются m= log (N+8), И=

Выбор значения К определяется тем, что дешифруемые разряды (Π— 4) при предлагаемой реализации ПЗУ 5 должны поступать на один (i-=l) узел памяти ПЗУ 5.

Таким образом, по переднему фронту каждого синхроимпульса генератора 1 на проверяемий логический элемент поступают входные тестовые наборы.

Для регистрации выходных реакций проверяемого логического элемента данные с выводов элемента !2 поступают на информационные входы мультиплексора 13, которые опрашиваются в заданном порядке. Это позволяет из множества выводов проверяемого логического элемента !2 выбрать только являющиеся выходами. Таким образом, на вход данных сигнатурного анализатора 15 с выхода мультиплексора 13 поступает двоичная последовательность, состоящая из состыкованных" друг с другом выходных реак1226468 ций проверяемого элемента. В сигнатурном анализаторе при этом происходит формирование общей сигнатуры проверяемого логического элемента, причем регистрация его выходной информации осуществляется по заднему фронту синхроимпульса генератора 1.

Для проверки элемента, имеющего Р выходов, требуется Р повторов тестовой процедуры, Заданная последовательность опроса выходов управляется вторым счет"чиком 9 и четвертым ПЗУ ll, Ha первые входы ПЗУ 11 от третьего ПЗУ 6 поступает информация о типе проверяемого логического элемента, Эта информация выделяет ту часть ПЗУ ll, в которой последовательно записаны номера опрашиваемых входов мультиплексоров 13. Второй счетчик 9 в начале процедуры стимуляции сорасывается сигналом от блока 2 синхронизации. При этом разрешается onрос самого первого, указанного в последовательности, входа мультиплексора 13. По окончании цикла стимуляции (и+1)-й TV-триггер 8, соответствующий старшему, из необходимых для проверки, разряду счетчика 3, устанавливается в "О" и ин.кременирует второй счетчик 9, подготавливая его к следующему циклу стимуляции, в котором будет опрашиваться второй в заданной последовательности вход мультиплексора

13. Далее процесс повторяется до выбора из ПЗУ ll последнего слова выбранной последовательности. При этом на первом выходе ПЗУ Il появится сигнал разрешения работы формирователя 14 одиночного импульса. Его запуск осуществляется очередным сигналом с выхода (n+1)-го TV-триггера

8, появляющимся после регистрации информации с последнего выхода проверяемого элемента. Импульс на выходе формирователя 14 свидетельствует об окончании тестирования логического элемента, Поскольку прием данных в сигнатурный анализатор 15 с выхода мультиплексора 13 осуществляется по phpzeMy фронту синхроимпульса генератора 1, а установка TV-триггеров 8 — по его переднему фронту, то к моменту появления импульса на, выходе блока 14 в сигнатурном анализаторе 15 содержится сформированная сигнатура проверяемого элемента. сигнатура с выхода сигнатурного анализатора 15 поступает на вторые входы блока 17 сравнения, на первые входы которого поступает эталонная

5 сигнатура из пятого ПЗУ 16. Объем

ПЗУ 16 определяется количеством типов проверяемых логических элементов, так как каждый элемент имеет свою эталонную сигнатуру. Выбор эталонной сигнатуры из ПЗУ 16 производится на основе кода проверяемого элемента, поступающего от узла 4.

Результате сравнения поступает на выход устройства.

Формуца из о бре те ния

Устройство для функционального контроля логических элементов, со20 держащее генератор тактовых импульсов, первый и второй счетчики, мультиплексор и сигнатурный анализатор, .информационный вход которого соединен с выходом мультиплексора, а синхровход сигнатурного анализатора подключен к выходу генератора тактовых импульсов и счетному входу первого счетчика, о т л и ч а ю щ е е с я тем, что, с целью упрощения

30 устройства, оно содержит блок синхронизации, узел задания типа контролируемого элемента, пять блоков памяти, группу из (+1) TU -триггеров, где и --количество выводов контролируемого элемента, формирователь одиночного импульса, .блок сравнения и группу из элементов HE с открытым коллекторным выходом, выходы которых подключены к выводам контролируемого

40 элемента и соединены с информационными входами мультиплексора, вход i -го элемента HE с открытым коллекторным выходом (1, ) соединен с выходом -ro TV -триггера, T-вход которого

45 подключен к выходу генератора тактовых импульсов, тактовому входу блока синхронизации и Т -входу (a+a)го TV -триггера, первый выход блока синхронизации соединен с входом

50 выборки первого блока памяти и входом сброса первого счетчика, разрядные выходы которого соединены с ад-, ресными входами первого блока памяти. второй выход блока синхронизации

55 соединен с входами сброса TV -триггеров, V --входы которых подключены к соответствующим выходам второго блока памяти, первая группа адресных

1226468 вертого блока памяти, группа выходов которого соедийена с управляющими входами мультиплексора, вторая группа адресных входов четвертого блока памяти соединена с группой разрядных выходов второго счетчика, вход сброса которого подключен к третьему выходу блока синхронизации.. Г

Bed

-Ф

I

I о (1 !

Составитель С.Старчихин

Редактор Т.Кугрышева Техред В .Кадар Корректор С.Черни

Заказ 2135/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4 входов которого соединена с выходами первого блока памяти, вторая группа адресных входов второго блока памяти соединена с выходами третьего блока памяти и с первой группой адресных входов четвертого блока памяти, группа адресных ьходов третьего блока памяти соединена с выходами узла задания типа контролируемого элемента и адресными входами пятого блока памяти, выходы которого соединена с первой группой информационных входов блока сравнения, вторая

- группа информационных входов которого соединена с группой выходов сигнатурного анализатора, выход блока сравнения является выходом результата контроля устройства, управляющии вход окна измерения сйгнатурного анализатора соединен с выходом формирователя одиночного импульса, стробирующий вход которого соединен с выходом (+1)-го TV -триггера и счетным входом второго счетчика, а информационный вход — с выходом чет10 2 ° Устройство по п.1, о т л и ч а ю щ е е с я тем, что первый блок памяти содержит группу узлов памяти разрядностью +I), где

W>log N М вЂ” число адресных входов

Ф блока, л — число соответствующих выхоцов узла памяти соединены параллельно и являются выходами блока, (+I) é выход i -го узла памяти (=1 К 1), Где К число узлов

2п памяти подключен к управляющему входу (i+I)-го узла памяти, управляющий вход первого узла памяти является входом выборки блока, группа адресных входов узлов памяти явля25 ется группой адресных входов блока.