Соединитель многокаскадной коммутационной системы
Изобретение относится к импу.пьсной технике, электронной коммутации и связи и может быть использовано в вычислите.аьных и автоматических системах с перестраиваемой структурой. Цель изобретения - повышение быстродействия, достоверности функционированмя и расширение функциональных возможностей. Соединитель 1 содержит матричный коммутатор 2, блок 5 унрав.чения каналами, матрицы 7 фиксации соединений , коммутатор 9 адресов, блок 12 управления адресами, блок 13 дешифрации адресов , блок 14 посылки подтверждения, блок 16 приема подтверждения, блок 17 приоритета , блок 18 синхронизации, блок 21 занятости выходов, блок 22 фиксации запросов, группу из информационных входов и группу из т информационных выходов. Введение в устройство матричного коммутатора адресов, блоков уцравлепия адресами, их дешифрации, посылки и приема подтверждения, приоритета , синхронизации, занятости выходов, фиксации запросов позволило обесг1ечить одноврсмеиный параллельный поиск и фиксацию произвольного числа каналО в многокаскадной коммутационной системе. 15 ил. СО
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК ь
„„SU„„1226643 дд 4 H 03 K 17/04
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
ОПИСЛНИК ИЗОБРЕТЕНИЯ ..„. /
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ / (54) СОЕДИНИТЕЛЬ МНОГОКАСКАДНОЙ КОММУТАЦИОННОЙ СИСТЕМЫ (57) Изобретение относится к импульсной технике, электронной коммутации и связи и может быть использовано в вычислительных и автоматических системах с перестраиваемой структурой. Цель изобретения — повышение быстродействия, достоверности функ15
Ог
10/
10, 1 н
1) г 7
3i
Зг
Л
3m ф (21) 3806962/18-21 (22) 01.11.84 (46) 23.04.86. Бюл. № 15 (71) Днепродзержинский индустриальный институт им. М. И. Арсеничева (72) Н. И. Витиска и Н. И. Макогон (53) 621.395.344.6 (088.8) (56) Авторское свидетельство СССР № 396831, кл. Н 03 К 17/84, 21.03.71.
Авторское свидетельство СССР ¹ 769741, кл. Н 03 К 17/84, 20.11.75. ционированпя и расширение фi IiкIIHîHàëüHbix возможно тей. Соединитель 1 содержит матричный коммутатор 2, блок 5 управления каналамп, ма рицы 7 фиксации соединений, коммутатор 9 адресов, блок 12 управления адресами, блок 13 дешифрации адресов, блок 14 посылки подтверждения, блок
16 приема подтверждения, блок 17 приоритета, блок 18 синхронизации, блок 21 занятости выходов, блок 22 фиксации запросов, группу из информационных входов и группу из и информационных выходов. Введение в устройство матричного коммутатора адресов, олоков управления адресами, их дешифрации посылки и приема подтверждения, приоритета, синхронизации, занятости выходов, фиксации запросов позволило обеспечить одновременный параллельный поиск и фиксацию произвольного числа канало в многокаскадной коммутационной системе. 15 ил.
1226643
Изобретение относится к импульсной технике электронной коммутации и связи и может быть использовано в вычислительных и автоматических системах с перестраиваемой структурой.
Цель изобретения — повышение быстродействия, достоверности функционирования и расширение функциональных возможностей за счет одновременного параллельного поиска и фиксации произвольного числа каналов в многокаскадной коммутационной системе.
На фиг. 1 приведена структурная схема соединителя многокаскадной коммутационной системы (m=2, п=2, k=2, d=8); на фиг. 2 — — функциональная схема ц -го узла фиксации соединений; на фиг. 3 — организация связей узлов фиксации соединений в составе матрицы фиксации соединений; на фиг. 4 — функциональные схемы формирователей и приемников подтверждения и их связи в составе блока посылки и приема подтверждения; на фиг. 5 — функциональная схема блока дешифрации адресов; на фиг. 6 — функциональная схема узла фиксации запросов и его связи в составе блока фиксации запросов; на фиг. 7 — функциональная схема узла за нятости выходов и его связи в составе блока занятости выходов; на фиг. 8 — функциональная схема блока приоритета с функцией приоритета «меньше порядковый номер входа — выше приоритет» и его связи в составе блока приоритета; на фиг. 9 — функциональная схема матричного коммутатора адресов; на фиг. 10 — функциональная схема узла управления адресами; на фиг. 11— организация связей узлов управления адресами в составе блока управления адресами; на фиг. 12 — функциональные схемы узла коммутации и узла управления каналом и их связи; на фиг. !3— функциональная схема однотактного блока синхронизации; на фиг. 14 — упрощенная структурная схема соединителя многокаскадной коммутационной системы, в котором
m=2, n=2, юг=2, d=8; на фиг. 15 трехкаскадная коммутационная система, построенная из этих электронных соединителей.
Соединитель 1 многокаскадной коммутационной системы (фиг. 1) содержит матричный коммутатор 2, группу из т информационных входов 3 матричного коммутатора 2, являющуюся группой информационных входов соединителя 1, группу из и информационных выходов 4 матричного коммутатора
2, являющуюся группой информационных выходов соединителя 1, блок 5 управления каналами, выходы которого соединены с управляющими входами матричного коммутатора 2, а входы — с группой выходов 6 матрицы 7 фиксации соединений, с группой выходов 8 для подключения внешнего коммутатора. Электронный соединитель 1, кроме
2Q
4О
55 того, содержит матричный коммутатор 9 адресов, группу адресных входов 10 матричного коммутатора адресов, являющуюся группой адресных входов соединителя 1, группу адресных выходов 11 матричного комМугагора 9 адресов, являющуюся группой адресных выходов соединителя 1, блок 12 управления адресами, блок 13 дешифрации адресов, блок 14 посылки подтверждения, вход 15 режима которого является входом режима соединителя 1, блок !6 приема подтверждения, блок 17 приоритета, блок 18 синхронизации, вход 19 настройки и группа тактовых входов 20 которого являются соответственно входом настройки и группой тактовых входов соединителя 1, блок 21 занятости выходов, блок 22 фиксации запросов, группа входов которого соединена с второй группой выходов 23 матрицы 7 фиксации соединений. Первая группа входов 24 матрицы 7 фиксации соединений соединена с группой выходов блока 17 приоритета, группа входов которого соединена с группой входов блока 21 занятости выходов и с третьей группой выходов 25 матрицы 7 фиксации соединений, вторая группа входов 26 которой соединена с первой группой выходов блока 21 занятости выходов, вторая группа выходов 27 которого соединена с группои входов блока 14 посылки подтверждения, группа выходов 28 которого соединена с группой выходов 11 матричного коммутатора 9 адресов, группа входов 10 которого соединена с группой входов 29 блока
16 приема подтверждения, группа выходов которого соединена с третьей группой входов 30 матрицы 7 фиксации соединений, четвертая группа входов 31 которой соединена с группой выходов блока 13 дешифрации адресов, группа входов которого соединена с группой входов матричного коммутатора 9 адресов, группа входов управления которого соединена с группой выходов 32 блока 12 управления адресами, первая группа входов 33 которого соединена с группой выходов 6 матрицы 7 фиксации соединений, а вторая группа входов 34 блока 12 управления адресами соединена с первой группой выходов блока 22 фиксации запросов, вторая группа выходов которого соединена с четвертой группой входов 35 матрицы 7 фиксации соединений, первый вход 36 управления которой соединен с первым выходом блока 18 синхронизации, второй выход
37 которого соединен с вторым входом управления матрицы ? фиксации соединений, первым входом управления блока !6 приема подтверждения первым входом управления блока 14 посылки подтверждения, первым входом управления блока 12 управления адресами, второй вход управления которого соединен с входом управления блока 5 управления каналами, третьим выходом 38 блока 18 синхронизации, четвертый выход 39 которого соединен с первым входом управления блока 21 занятости выходов, третьим
1226643
1О
ЗС
55 входом управления матрицы 7 фиксации соединений, первым входом управления блока 22 фиксации запросов, второй вход управления которого соединен с вторым входом управления блока 16 приема подтверждения, пятым выходом 40 блока 18 синхронизации, четвертым входом управления матрицы 7 фиксации соединений, пятый вход управления которого соединен с шестым выходом 4! блока 18 синхронизации, седьмой выход 42 которого соединен с третьим входом управления блока 16 приема подтверждения, с вторым входом управления блока 14 посылки подтверждения. Функциональная схема (фиг. 2) узла 43 Ц фиксации соединений, являющегося элементом матрицы 7 фиксации соединений, содержит триггср 44, логические элементы И 45 — 48 и логический элемент ИЛИ 49. Организация связей узлов 43, — 43mn фиксации соединений в составе матрицы 7 фиксации соединений показана на фиг. 3. Функциональные схемы формирователь 50 подтверждения и организации соединений 50 — 50„в составе блока 14 посыл.— ки подтверждения может быть выполнен в двух вариантах (фиг. 4). В первом варианте схема содержит усилитель 51 с тремя устойчивыми состояниями, вход 52 режима которого соединен с элементом И 53.
Схему формирователя 50 подтверждения, выполненную по второму варианту и содержагцую элемент И 54, целесообразно применять в тех случаях, когда логическая единица соответствует низкому уровню напряжения. Функциональная схема приемника 55 подтверждения и организация соединений 55 — 55„, в составе блока 16 приема подтверждения (фиг. 4) содержит триггер 56 и элемент И 57. Ьлок 13 дешифрации адресов состоит из т дешифраторов
58 (фиг. 5). Связи дешифраторов 58i-58„, в составе блока 13 дешифрации адреса представлены на фиг. 5. Функциональная схема (фиг. 6) узла 59 фиксации запросов содержит триггер 60, элемент И 61 и элемент ИЛИ 62. Связи узлов 59 -59„, фиксации запросов в составе блока 22 фиксации запросов показаны на фиг. 6. Функциональная схема узла 63 занятости выходов (фиг. 7) содержит триггер 64, элемент И 65 и элемент ИЛИ 66. Связи узлов 63 — 63,: занятости выходов в составе блока 21 занятости выходов показана на фиг. 7. Функциональная схема арбитра 67 1-строки (фиг. 8), явля!ошегося элементом блока 17 приоритета, содержит (для случая блока приоритета с фиксацией приоритета «меньше порядковый номер входа — выше приоритет») формирователь 68 логического нуля и
m — 1 элементов ИЛИ 69 с различным количеством входов. На фиг. 8 показана функциональная схема блока 17 приоритета, состоящего из п арбитров. Функциональная схема матричного коммутатора 9 адресов (фиг. 9), построена на элементах коммутации на один вход и один выход, для коммутации группы rn входов 10, где каждый вход состоит и" k физических линий, на группу из п выходов 11, где каждый выход сос, оит из ir. физических линий. Схема содержи г m>(пай элементов 70 коммутации. Узел 71;, управления адресами (фиг. 10) является элементом блока 12 управления адресами. Организация связей узлов 7) ii—
71„„, внутри блока 12 управления адресами
1юказана на фиг. 1!. Узел 71„(фиг. 10) состоит из элементов И 72 и 73, элемента
ИЛИ 74, элемента 75 согласования уровней.
Матричный коммутатор 2 каналов (фиг. 2) отличается от матричного коммутатора 9 адресов (фиг. 9) числом физических линий в одном входе или выходе.
В матричном коммутаторе 2 каналов d физических линий. Узел 76„коммутации а-шин, r-входа на 1-выход (фиг. 12) состоит из элементов 77!/ коммутации. Общее число узлов 76 коммутации равно rnXn. Каждый узел 76 коммутации управляется узлом 78 управления каналов, являющимся элементом блока 5 управления каналами. Каждый из т,х,и узлов 78 управления состоит из элемента И 79 и элемента 80 согласования уровней. Важным отличием коммутатора 2 каналов от коммутатора 9 адресов является. то что он может коммутировать как дискретные, так и аналоговые сигналы. Коммутатор 2 каналов может быть выполнен с использованием ключей любой физической природы (ключи на биполярных, униполярных и четырехслойных приборах, р-i-и-приборах, опто-электронных ключах, герконовых и электромагнитных реле, ферридах и т. д.).
Однотактные импульсы с тактового входа
20 (фиг. 13) преооразуются в трехтактные в блоке 18 синхронизации, в котором узел 81 преобразования фаз, состояший из э. ементов 82 и 83 задержки импульсов, прсооразует входную последовательность импульсов в трехтактную последовательность.
Импульс ня выходе 39 появляется после окончания импх 1bc3 на входе 36, импульс на выходе 42 — — после окончания импульса на выходе 39, а импульс на BxoLc 36— после окончания импульса на выходе !2 и некоторой паузы, затем появляется импульс на выходе 39 и т. д. Узел 84 синхронизаци". блока 18 синхронизации вьшолне1. 0а триггерах 85 в 87, логических элементах И 88--91, логических элементах И 92--94. Изменения состояния на выходах 37, 38. 4 1 и 40 могут происходить только в паузе между окончанием сигнала ня выходе 42 и появлением сигнала на выходе 36.
Схему блока 18 синхронизации (фиг. 3) легко преобразовать в трехтактную, если входные трехтактные импульсы непосредственно подать с тактовых входов 20 на вход
36 и выходы 39 н 42. Блок !8 синхронизации может быть выполнен как по двуxтяктной, так и I10 четырехтактной схеме.!
226643
Устройство работает следующим образом.
При установлении соединений приоритет входа 1О выше входа 10>. Для нормальной работы устройства на вход 20 должны непрерывно подаваться тактовые импульсы.
В режиме «Передача информации» (логический ноль на входе 19) на выход 37 всех узлов 43 фиксации соединений (фиг. 2) подается логический ноль, что не позволяет изменять состояние матричных коммутаторов 2 и 9 произвольной комбинацией сигналов на входах 10 1, 10 2, I0», 102 и 15.
В режиме установления соединений (логическая единица на входе 19) на адресные входы 10! и 02 подают коды адресов выходов. Рассмотрим случай, когда на вход
10!! поступает логическая «1», на вход 10 поступает логический «О». При появлении стробируюгцего сигнала (логическая «1» на входе 10>) на входе 31 (фиг. 5) появляется логическая «!». При появлении стробирующего сигнала на входе 102> появляется логическая «1» на входе 31». При совпадении логических «1» на входе элемента И 46 и логических «!» на входах 26 элемента И 47 включается соответствуюгций трипер 44 (фиг. 2). Для данного случая стробируюгций сигнал на входе 10 > переводит в единичное состояние триггер 44 узла 43! фиксации соединений, а строб на входе 10 — триггер 44 узла 43>! фиксации соединений (фиг. 3) . Переключение триггеров 44 в единичное состояние происходит только в момент прихода первого внутреннего тактирующего импульса (ТИ !) с входа 36 блока 18 синхронизации (фиг. 2 и 13). Второй внутренний тактирующий импульс (ТИ 2) с выхода 39 блока 18> синхронизации переводит в единичное состояние триггеры 60 узлов 59! и 59 фиксации запросов (фиг. 6) и триггеры 64 узлов 63! и 632 занятости выходов (фиг. 7), что приводит к появлению логических «О» на входах 35!, 352, 26! и 262 (фиг. 3). Перевод в единичное состояние триггеров 44 узлов 43>, и 4322 фиксации соединений нельзя осуществить до сброса в нулевое состояние триггеров 60 узлов 59! и 592 фиксации запросов и триггеров 64 узлов 63 и 63> занятости выходов (фиг. 2 — 3). ТИ 2 стробирует сброс триггера 44, поступающий по цепи элементов И 48, ИЛИ 49 (фиг. 2) . В данном случае на входах 24ы и 24 > логический «О», так как они подключены к выходам формирователей 68 логического нуля, на входе 24 логический «О», так как на входе элемента ИЛИ сигнал равен логическому «О», на входе 2422 логическая единица (фиг. 2 — 8) . Следовательно, на вход триггера 44 узла 43 поступает сигнал сброса. Но так как этот триггер находится в нулевом состоянии, на состояние матрицы 7 фиксации соединений сигнал сброса не оказывает влияния. В случае поступления запроса на соединение с одним выходом от нескольких входов 10 в строке
>
1 >
55 ф матрицы 7 фиксации соединений, соответствующей данному выходу 11, в такте ТИ 1 переведены в единичное состояни: триггеры
44 соответствующих входов О. В такте
ТИ 2 триггеры, соответствующие входам с меньшим приоритетом, сброшены в «нулевое» состояние. Таким образом, в конце такта
ТИ 2 в каждой строке матрицы 7 фиксации соединений в состоянии логической J,èíH.!û находится не более одного триггера. Третий внутренний тактирующий импульс (ТИ 3) с выхода 42 блока !8 синхронизации используется для фиксации соединительного пути. Если соединитель 1 многокаскадной коммутационной системы (фиг. 14) расположен в последнем (при передаче адресной информации слева направо в крайнем правом) каскаде, то на вход 15 режима подается логическая «l ». До прихода
ТИ 3 должны быть скоммутированы адресные связи в матричном коммутаторе 9 адресов (фиг. 9) . Применительно к данному случаю включены элементы 70! ь 70;2, 70 |ь 70ai > коммутации, где левый разряд индекса — номер входа, средний разряд индекса — номер выхода, правый разряд индекса — — номер разряда адреса. Соответственно логическая единица присутствует на выходах 32>> и 32»! управления элементами 70 коммутации.
Сигнал управления (фиг. 10) на включение элементов 70 коммутации поступает не раньше появления сигнала на входах 341 и 34 (фиг. !1) плюс задержка срабатывания элементов И 72, ИЛИ 74 и в общем случае элемента 75 согласования уровней. В свою очередь, сигналы на входах
34 и 342 узлов 59! и 59> фиксации запросов достоверны с момента появления ТИ 2 (вход 39) плюс задержки срабатывания элементов ИЛИ 62, И 6! и триггера 60 (фиг. 6). Если на входе 15 (фиг. 4) режима логическая «1» и соединитель 1 находится в режиме настройки (логическая «!» на выходе 38 блока 18 синхронизации), то по сигналу ТИ 3 сигнал подтверждения соедине -.ия с выходов 28. и 282 формирователей
50! и 50 поступает на выходы !! и 11 матричного коммутатора 9 адресов (на фиг. !4 кружочками условно показано соединение группы входов 10 и группы выходов I l для заданной программы соединении). Сигна свы,хода 28 блока 14 посылки подтверждения поступает на вход 29» блока 16 приема подтверждения, а с выхода
28 — — на вход 29 . Блок 16 приема подтверждения стробируется ТИ 3. В единичное состояние взводятся триггеры 56 приемников 55! и 55 подтверждения блока 16 приема подтверждения (фиг. 4). Сигналы подтверждения по шинам 11! и 10 z, Iz> и 10 2 поступают на шины 11 предыдущего каскада коммутационной системы. После окончания настройки на вход 19 настройки подают логический ноль, что соответствует режиму передачи информации через! 2266-13 соединитель 1. В момент изменения режима на выходе 41 блока 18 синхронизации вырабатывается одиночный импульс (фиг. !3), который сбрасывает в нулевое состояние триггеры 44 узлов 43 фиксации соединений (фиг. 2), на которые не поступает б< окирующий сигнал по входу 30. С Выхода тех триггеров, сброс которых в нулевос "îñòîÿние блокирован (в данном при»e!)å триггеры 44 узлов 43)> и 43>) фиксации соединений) сигнал3.,!H с блока 6 l(pH»M;) подтверждения, сигнал логической единицы lloступает на входы блока " управления каналами. В режиме передачи информации на выходе 38 блока 18 логическая единица (фиг. !2). Для заданной программы соединения логическая единица на выходах 6)>> и 6 1 (фиг. 12) и соответственно включены элементы 77, 1, 77,,... 77(7я и 772„, 77 (77>))f коммутации (на фиг. 14 кружочками условно показано соединени» в матричном коммутаторе 2 каналов группы входов 3 и группы выходов 4). При переходе с режима передачи информации в режим настройки (на вход 19 настройки соединителя вместо логического ноля подают логическую единицу) на выходе 40 блока 18 синхронизации (фиг. 13) вырабатывается единичный импульс (фиг. 2), который сбрасывает в нулевое состояние триггеры 44 матрицы 7 фиксации соединений. На фиг. !5 представлена т, )ехкяскядняя коммутационнаяя система, имеющая восемь входов и восемь выходов, предназначенная для передачи информации сверху вниз. В качеств(. коммутаторов используются соединители 1, в которых т=-2, и= — 2, lг=2, d=8. Соединители 95 — 98 образуют первый каска с, соединители 99 — 102 — второй каскад, соединители 103 — 106 — третий каскад. Дг!я тактирования коммутационной системы используется генератор 107 тактовых импульсов, с группы вь!ходов 108 которого тактовые импу.чьсы поступают на группу тактовых зходов 20 (фиг. 1 — 13) каждого электронного соединителя 95 †1 (фиг. 15), входящего в систему. Активные абоненты 109-! 16 коммутационной системы (к примеру, микропроцессоры) связаны с пассивными абоНРНТ3МН 117- 124 (к примеру, с запоминающими устройствами). На фи". 15 показан вариант управления входам . !9 (настройки электрочных соедин()телей 95 в !06 от одного) абонента 116 по выходу 125.
На вход 15 режима электронных соединителей (фиг. 1) 103 — 106, образу oùèé третий (последний) каскад, постоя !нс подается по шине 126 логическая единица. Ня вход
15 режима электронных соединителей 95—
102 подается логический ноль (не пока"-,3íñ).
В качеств» адресных Входов электронных соединителей в данном случае испо.7ьзую-.ся вертикальные (IIII)fbi, а адресных выходов —— горизонтальные и!ины. Пусть приоритет Вх0да «О» выше приоритета входа «!», Пусть в коммутационной системе требуетсH осущеciвля) ь нопяр н)с сосдинение абонентов 09 и 121, 115 и 1!8, !I! и 123, 113 и 124.
:1воичн(>)е номера пассивных абонентов при заданной кон(ри гурации комму TBILHQH )(of; с»7 .: 121 - 100, !!8 †-001 . 123 в 110>, 124— ! 1 > 1(p() i 15) . При переход» с режима ер»дачи информации В режим настройки ! на выходе 125 абонента 116 логический ноль перс%о,.ит В логическую единицу)
Все комм ут:IOT)01:(Hе э7ем(нты эл»KTpонных
10 соединителей 95--106 выключа)от»я. В первом такте внешнего тактового генератора
107 происход!i! коммутация в первом каскад» и абонгч)ты !09, !11, !13, 115 выcTd B,1я!От па своих выходах соотвст("1 Венно, :)ãè÷åñêè» сигналы «1», «!», «!», «О» Во нгороM такте lid Выходах абонентов 109, 111, !13, 115 «О., «!», «1», «О». Б тр»;ь»м такте HH Выходах абонентов 109, 111, ;;3, !!5 -- О», «О», «1», «1». В конце тре.ьего такта iio внутреннему такту ТИ 3 производится фиксация со»динптельногo
:vTH и !IpH:!»реходс В режим певедачи
i!;>(P0!?Х)ЯЦИИ ()P3(>HIÂ3!OT»Ë В Н>,Л»ROC СОСТОЯнпе триггеры 44 (фиг. 21, ня вход котоРЫХ il» ПРИ)П,70 3071 B»P?f(»HII» ОРГЯНПЗЯЦИИ соединитсльного пути с третьего каскада.
25, (л>(заданно программы коммутации это триггер электронного соединителя 97, управляющий саед)!Нителе((нулевого Входа с единичным Выходом (на фиг. 15 элемент
КОММ>СТЯЦ)! И "C10ÂÍO Показа Н Кв<1 Ц)ЯТОМ ) ..
ТриГге!3 э1»ктроннОГО соедините,7я 100. управляio!i(и ) соеди»нием»диничного входа с едипи )ным выходом, сброшен в нулевое состоя((ие o !0K3 приори;етов (приорит т нулевого входа выше) . Таким образом, осуlll»ствлсна
Holi 3 p»3 H ко.)мута ци я абонентов 09, 121, ! 15 и 118, !! i) 123. Абонснты 13 и 124 )f» соединяются вследствие блокировки В коммуТ:.1 ИОННОЙ ССТИ (ИНС))(>РМЯЦПОННЫЕ СВЯЗИ На
<",::;г. 15) нс .)оказаны, так кяк онн яня,IОГИЧ НЫ ЯДР(<С <))>1>1 СВЯЗЯМ ) .
Ф < )Р>1)!!.1() Ll300P»г»?(((Я
Сос i HI!;! ТС 1- >) I)0 i OK<)C «!7,НО!1 KO.".) (!
: 31(ÈOH 3011 (. Ii(i »М) Ы, <. O!!(Р?К 1 ill!i i! >)3TPI) !lil>if!
КОММVT310Р K3)iя "Ов ГРХ ППЯ ИН(()СРМЯI)1!0114 5 1 > ы Х в Х О " 0 В l ) " p ! 1 1 1 2 l If (I) O !) >,) () ) (I) O ) f ) f I>I . (B (>,— o.(ов которого являются соствсге-.в нно гр
ПЯМИ ИпфОРМ;-:Цпап ЫХ ВХОДОВ ) ВЫХ()ДОВ . С. >)ОЙГТВЯ, МЯТPHI(>, (>)ИКСЯЦ()И СОС (Ii!!(НИИ размером (>), >(((, группз пз )(К((вь(ходов ко. I 01 Ои сос, и непа» ) .)",11(!ÎЙ В !Ko;)013 д.!Я
«
:)ОДК.I IO !Clif! H Bii»III)f(ГО KO))11% ÒHÒOP3 H С 13ХОя м и б;1 Ока < i1 p3 Íë»ни я Kd)i
BЯ Н(!Я И „);l(П) ИРЕНИЯ g)V)) IKI;I!OI!3,) ЬНЫ. ВОЗ
МОЖ НО»Те)! Зя < 1(Т О. (НОВ !7»ХI(ННОГО II 3P3.!лел ьного пои(K2 i) (I I!Kc3)(пи пр(тпзвол ьно! О;И»13 Кя)IЛ,IОБ В >(НО! ОК<З(КД 1))ОИ КОМ1226643
Z5;, мутационной системе, в устройство введены матричный коммутатор адресов, группы адресных входов и выходов которого явля.отся соответственно группами адресных входов и выходов устройства, блок управления адресами, блок дешифрации адресов, блок посылки подтверждения, вход режима которого является входом режима устройства, блок приема подтверждения, блок приоритета, блок синхронизации, в котором вход настройки и группа тактовых входов являются соответственно входом настройки и группой тактовых входов устройства, блок занятости выходов, блок фиксации запросов, группа из m информационных входов которого соединена с второй группой из m информационных выходов матрицы фиксации соединений, первая группа из и информационных входов которой соединена с группой информацинных выходов блока приоритета, группа из и информационных входов которого соединена с группой из л информационных входов блока занятости выходов и с третьей группой из и выходов матрицы фиксации соединений, вторая группа из и информационных входов которой соединена с первой группой из и информационных выходов блока занятости выходов, вторая группа из и информационных выходов которого соединена с группой из и информационных входов блока посылки подтверждения, группа из и информационных выходов которого соединена с группой из и информационных выходов матричного коммутатора адресов, группа из т информационных входов которого соединена с группой из т информационных входов блока приема подтверждения, группа из
m информационных выходов которого соединена с третьей группой из т информационных входов матрицы фиксации соединений, четвертая группа из т информационных входов которой соединена с группой из
mинформационных выходов блока,дешифрации адресов, группа из m информационных входов которого соединена с группой из m информационных входов матричного коммутатора адресов, группа из rnXn входов управления которого соединена с группой из
5 т, <77 выходов блока управления, адресами, первая группа из mXn информационных входов которого соединена с первой группой из m) 10 из m информационных входов блока управления адресами соединена с первой группой из m выходов блока фиксации запросов, вторая группа из m выходов которого соединена с пятой группой из т информационных входов матрицы фиксации соединений, первый вход управления которой соединен с первым выходом блока синхронизации, второй выход которого связан с вторым входом управления матрицы фиксации соединений, первым входом управления блока посылки подтверждения, первым входом управления блока приема подтверждения, первым входом управления блока управления адресами, второй вход управления которого соединен с входом управления блока управления канала ни и с третьим вы25 ходом блока синхронизации, четвертый выход которого соединен с первым входом управления блока занятости выходов, третьим входом управления матрицы фиксации соединений, первым входом управления блока фиксации запросов, второй вход управления которого соединен с вторым входом управления блока приема подтверждения, вторым входом управления блока занятости выходов, пятым выходом блока синхронизации и четвертым входом управления матрицы фиксации соединений, пять7й вход управления которой соединен с шестым выходом блока синхронизации, седьмой выход которого соединен с третьим входом управления блока приема подтверждения и с вторым входом управления блока посылки подтверждения. 1226643 I I 1 (! (I! ° 1! 1 ((((1 I I ( (1(! 1 (I I. 31 б 25 ючз 70, 10у 10„70 1226643 10,1 и„ ! 0цк ! О, Юп ! 022 ! О,! ! 0z 1а ! 0. 1а 40 39 I 1 1 1 юиг.0 12?6643 1226643 10„ 70I 2 10,g Зг 71 70m у 10Щ2 10т Згт 327„. Зг7 Зг Фиг.9 Фиг. 10 11 1 11 ч Фиг. 12 3 I 3 33! I 1 3.1 1 1 1226643 Фиг.!1 11 I 3 3 3 .! 3! 3 11 3 «1 Е3 3 I I 1226643 Рог. 13 ! 0!! 70!2 702! 102 11!1 11< 7721 11zz 311 36 321 322 7!! ! 1>В 121 12В OZ 39 !10 38 36 !11 37 79 фиг.74 l226643 стиг. lg Редактор A. Сабо Заказ 1937/58 COCT3I3HTf С. Куст Техред И. Верес Корректор Г. Решетник Тираж 816 Поди исное ВНИИПИ Государственного комитета СССР ао делам изобретений и открытий 113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4
