Реверсивный преобразователь двоичного кода в двоично- десятичный код

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах преобразования информации. Целью изобретения является упрощение и расширение области устойчивой работы преобразователя. Поставленная цель достигается тем, что в преобразователе , поЬтроенном на реверсивных счетчиках, индикатором окончания преобразования являются сигналы заема и тем, что в него введены входной коммутатор для переключения тактовых сигналов, блок; привязки управляющих сигналов к тактовой частоте и триггер коррекции ошибки. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) ()) 4 Н 03 М 7/28 7/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (4:

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3490706/24-24 (22), 03 .09 ° 82 (46) 07.05.86. Бюл. Ф 17 (71) Научно-исследовательский институт прикладных физических проблем им. акад. А.Н..Севченко (72) Б.Н. Красноголовый, Б.Н. Шпилевой, А.Н. )0жаков и А.К. Якушев .(53) 681.325(088.8) (56) Приборы и техника эксперимента, У 2, 1982, с. 76-78.

Авторсксе свидетельство СССР и 756401, кл. С 06 F 5/02, 1976. (54) РЕВЕРСИВНЫЙ ПРЕОБРАЗОВАТЕЛЬ

ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ ) )Д (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах преобразования информации. Целью изобретения является упрощение и расширение области устойчивой работы преобразователя. Поставленная цель достигается тем, что в преобразователе, построенном на реверсивных счетчиках, индикатором окончания преобразования являются сигналы заема и тем, что в него введены входной коммутатор для переключения тактовых сигналов, блок привязки управляющих сигналов к тактовой частоте и триггер коррекции ошибки. 1 ил.

Процесс преобразования начинается с приходом сигнала, поступающего на вход 17. При этом по его фронту (переход из нулевого логического уровня в единичный) устанавливается в исход- 4О ное (нулевое состояние) счетчики 8 и 9, а также триггер 12, íà R -вход которого в этот момент приходит нулевой логический уровень с выхода элемента НЕ 6. По спаду сигнала, пришед- 45

mего на вход 17 (переход из единичного логического уровня в нулевой), запускается формирователь 10 импульсов, сигнал с выхода которого записывает значения тетрад в реверсивный двоично-десятичный счетчик 8 и устанавливает в единичное состояние триггер 12. Это приводит к тому, что по окончании ближайшего тактирующего импульса, поступившего через элемент

НЕ 7 на С-входы триггеров 13 и 14, устанавливается в .единичное состояние триггер 13, который разрешает

1 12299

Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах, предназначенных для преобразования информации. 5

Целью изобретения является упрощение преобразователя и расширение области его устойчивой работы.

На чертеже приведена блок-схема предлагаемого преобразователя.

Преобразователь содержит элементы

ЗИ-HE 1 и 2, элементы 2И-НЕ 3 и 4, элементы НЕ 5-7, реверсивный двопчно-десятичный счетчик 8, реверсивный двоичный счетчик 9, формирователь 10 импульсов, элемент И 11, триггеры 12-14, элемент И 15, вход

16 режима работы преобразователя, вход 17 пуска преобразователя тактовый вход 18 преобразователя, входы двоично-десятичного кода 19, выходы

20 двоично-десятичного кода, входы

21 двоичного кода, выходы 22 двоичного кода,. вход 23 логического нуля преобразователя.

Преобразователь работает следующим образом.

Если требуется выполнить преобразование двоично-десятичного кода в двоичный, то на информационные вхо- 30 ды двоична-десятичного счетчика 8 по входам 19 подаются тетрады двоичнодесятичного кода, а на входе 16 устанавливается нулевой логический уровень. 35

66 прохождение последующих та;тирующих импульсов через элемент И 15.

Таким образом, благодаря триггеру 13 начало процесса преобразования синхронизируется с моментом тактирующих импульсов, что обеспечивает прохождение через элемент И 15 только одинаковых по длительности импульсов.

Кроме того, переключение триггера 13 приводит к изменению информации на

Р-входе триггера 14. До тех пор, пока триггер 14 находится в нулевом состоянии, прохождение тактовых импульсов через элементы ЗИ-НЕ 1 и 2 на входы прямого счета реверсивных счетчиков 8 и 9 блокируется. При этом нулевой логический уровень со входа

16 запрещает поступление тактирующих импульсов через элемент 2И-НЕ 4 на вход обратного счета реверсивного двоичного счетчика 9 и дублирует запрет их прохождения через элемент

ЗИ-НЕ 1 на вход прямого счета реверсивного двоично-десятичного счетчика 8.

Это приводит к тому, что первый с выхода элемента И 15 тактирующий импульс поступает через элемент 2И-НЕ 3 в реверсивный двоично-десятичный счетчик 8 и вычитает из него единицу, но двоичным счетчиком 9 не суммируется,"так как блокируется его поступление через элемент 2H-HE 2 нулевым логическим уровнем с выхода триггера 14. Кроме того, по оконча-: нии данного тактирующего импульса переключается в единичное состояние триггер 14 (на D-входе логическая единица) .с выхода триггера 13, что разрешает прохождение всех последуйщих импульсов с выхода элемента 15 через элемент ЗИ-НЕ 2 на суммирование в реверсивный двоичный счетчик 9.

Таким образом, благодаря триггеру 14, в двоичный счетчик 9 поступает на один импульс меньше, чем в двоично-десятичный счетчик 8. Данную операцию необходимо произвести, так как в качестве сигналов окончания преобразования используются импульсы обратного переноса, которые вырабатываются в счетчиках 8 и 9 при поступлении (ted+1)-ro тактирующего импульса, где и — количество тактирующих импульсов, необходимое для считывания преобразуемого кода из счетчиков 8 или 9. Поскольку (m+1)-й импульс будет поступать для суммирования в

1229966 реверсивный двоичный счетчик 9, то блокировка триггером 14 первого из тактирующих импульсов на входе прямого счета двоичного счетчика 9 позволит зафиксировать в нем щ импульсов и, следовательно, получить преоб. разованный код без искажения.

По окончании (In+1)-го тактирующего импульса, поступающего с выхода двоично-десятичного счетчика 8 через элемент 11 2И (выполняющий роль элемента ИЛИ для логического нелей) на

С-вход триггера 11, сбрасывается в нуль триггер 12 (на D-вход логический нуль). Одновременно нулевой ло- <5 гический уровень с выхода триггера 12 сбрасывает в нуль и триггеры 13 и

14, что запрещает прохождение последующих тактирующих импульсов через элемент 15. На этом процесс преобра- 20 зования двоично-десятичного кода в двоичный заканчивается, а код, полу-. ченный на выходных информационных выходах 22, является его результатом.

Если на выходе 16 устанавливает- 2> ся единичный логический уровень, то устройство может выполнять преобра- . зование двоичного кода в двоично десятичный. Работа преобразователя ж этом режиме аналогична описанной 30

;для режима преобразования двоичнодесятичного кода в двоичный, за исключением того, что преобразуемое число записывается в реверсивный двоичный счетчик 9, первый тактирующий импульс с выхода элемента 15 блокируется на входе прямого счета реверсивного двоично-десятичного счетчика 8, а результатом преобразования является код, полученный на 40 выходах 20 реверсивного двоично-десятичного счетчика 8.

Формула изобретения

Реверсивный преобразователь двоичного кода в двоично-десятичный коц, содержащий реверсивные двоично-десятичный и двоичный счетчики, первый триггер, формирователь импульсов, первый элемент И, первый вход которого подключен к тактовому входу преобразователя, информационные входы двоичного и двоично-десятичного кодов которого соединены с информацион- ными входами реверсивньгх двоичного и двоично-десятичного счетчиков соответственно, выходы которых являются соответственно выходами двоичного и двончно-десятичного кодов и преобразователя, вход пуска преобразователя соединен с входами сброса реверсивных двоичного и двоично-десятичного счетчиков, отличающийся тем, что, с целью упрощения преобразователя и расширения области устойчивой работы преобразователя, в него введены второй и третий триггеры, два элемента ЗИ-НЕ, два элемента 2И-НЕ, второй элемент И и три элемента НЕ, входы которых соединены соответственно с входом режима, тактовым входом и входом пуска преобразователя, вход режима которого соединен с первыми входами первых элементов ЗИ-НЕ и

2И-НЕ, вторые входы которых соединены с выходом первого элемента И и первыми входами вторых элементов

2И-НЕ и ЗИ-НЕ, вторые входы которых соединены с выходом первого элемента НЕ, выходы первого и второго элементов ЗИ-НЕ соединены соответственно с входами сложения реверсивных двоично-десятичного и двоичного счетчиков, входы вычитания которых соединены соответственно с выходами второго и первого элементов 2И-НЕ, синхровходы реверсивных двоично-десятичного и двоичного счетчиков соединены с выходом формирователя импульсов и с 5 -входом первого триггера, единичный выход которого соединен с ) - и R -входами второго триггера и с -входом третьего триггера, Р-вход которого соединен с единичным выходом второго триггера и вторым входом первого элемента И, С -входы второго и третьего триггера соединены с выходом второго элемента НЕ, а С-вход первого триггера соединен с выходом второго элемента И, первый и второй входы которого соединены с выходами заема реверсивных двоично-десятичного и двоичного счетчиков соответственно, выход третьего элемента НЕ соединен с входом формирователя импульсов и R --входом первого триггера, Э -вход которого соединен с входом нуля преобразователя, единичный выход третьего триггера соединен с третьими входами первого и второго элементов ЗИ-НЕ.

1229966

Составитель М. Аршавский

Техред Л.Олейник Корректор А. Ференц

Редактор Н. Егорова

Тираж 816

1 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2460/59

Производственн -полиграфическое предприятие, г. Уж ор д, у, р

У г о л. П оектная 4