Последовательное множительное устройство

 

Изобретение относится к области вычислительной техники и предназначено для одновременного умножения нескольких синхронно поступающих младшими разрядами вперед двоичных чисел. Целью Изобретения является расширение функциональных возможностей за счет одновременного умножения нескольких чисел. Устройство перемно жает К синхронно поступающих младшими разрядами вперед двоичных чисел, знаки чисел подаются одновременно с младшими разрядами чисел. Произведение выдается младшими разрядами вперед , знак произведения вьщается по отдельной шине. Цикл умножения состоит из (г + 1) такта, все такты одинаковой длительности. Устройство может работать с числами различной разрядности , определяемой кодом разрядности , максимальная разрядность чиил. а S (/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (}1) (51) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

Н А ВТОРСНОМЪб СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2I) 3801995/24-24 (22) 05.10.84 (46) 23.05.86. Бюл. Ф 19 (72) А.Ю.Глазачев (53) 681.325(088.8) (56) Карцев M.A. Арифметика цифровых машин. — M.: Наука, 1969.

Авторское свидетельство СССР

11 1067500, кл. С 06 F 7/52, 1981. (54) ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬНОЕ

УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и предназначено для одновременного умножения нескольких синхронно поступающих младшими разрядами вперед двоичных чисел. Целью изобретения является расширение функциональных возможностей за счет одновременного умножения нескольких чисел. Устройство перемножает k синхронно поступающих младшими разрядами вперед двоичных чисел, знаки чисел подаются одновременно с младшими разрядами чисел. Произведение выдается младшими разрядами вперед, знак произведения выдается по отдельной шине. Цикл умножения состоит из (r + l) такта, все такты одинаковой длительности. Устройство может работать с числами различной раз. рядности, определяемой кодом разрядности, максимальная разрядность чи1233138

Изобретение относится к вычисли-,, тельной технике и предназначено,цля одновременного умножения нескольких синхронно поступающих младшими разря

I дами вперед двоичных чисел.

Целью изобретения является расширение функциональных воэможностей за счет одновременного умножения К сомножителей.

На фиг..l изображена функциональная схема последовательного множи-, тельного устройства; на фиг.2 - функциональная схема блока преобразования дополнительного кода сомножителя в прямой; на фиг,3 — схема блока. управления.

Устройство (фиг,l) содержит К блоков 1 преобразования дополнительнбго кода сомножителя в прямой, группу элементов И 2, сумматор 3, блок 4 памяти, блок 5 определения знака, Gyферный регистр 6, выходной сумматор

7, два коммутатора 8 и 9, три триггера 10-12, сумматор 13 по модулю два, элемент И-ИЛИ 14, элемент И 15, блок

16 управления, входы 17 знаков сомножителей устройства, входы 18 сомно- жителей устройства, выход 19 знака произведения устройства, выход 20 . результата устройства, вход 21 запусJ ка устройства, вход 22 установки устройства, выход 23 синхронизации и, входы 24 кода разрядности устройства.

Блок преобразования дополчительного кода сомножителя в прямой (фиг.2) содержит триггеры 25 н 2р соответственно знака и переноса, три элемента

И 27-29, сумматор 30 по модулю два, элемент ИЛИ 31, одноразрядный сумматор 32 н регистр 33 сдвига.

Блок 16 управления (фиг.3) содержит генератор 34 тактовых импульсов, регистр 35 сдвига, коммутатор 36, дешифратор 37, IK-триггер 38, В-триг- гер 39, выход 40 r-состояния, выход

4l (r + 1)-состояния, выход 42 установки и выходы 43 дешифратора кода разрядности.

Устройство работает следующим образом.

Сомножители подаются в дополнительных кодах младшимн разрядами впе. ред на входы 18. Знаки поступают одновременно с младшими разрядами сомножителей на входы 17. Сомножителя записаны в виде правильных дробей и содержат r разрядов беэ учета знака.

Произведение выдается н дополнительном коде младшими разрядами вперед, знак выдается по отдельной шине.

С каждьм тактом более младший разряд сомножителей замещается в блоках преобразования дополнительного кода сомножителя в прямой более старшим.

Частичные произведения второго такта суммируются с результатом первого такта, сдвинутым íà K = 4 разряда вправо в сторону младших разрядов, что дает результат второго такта. Зада вправо, что дает результат третьего такта. Знак сомножителя с входа

17 передается на вход одноразрядного сумматора 32 и на вход сумматора 30 по модулю два. Рсли знак равен едини» це (сомножитепь отрицания), то разряды сомножителя с входа 18 подаются . на вход сумматора 32 инвертированны-. ми. При отрицательном сомножителе на сумматоре 32 образуется его положительный эквивалент, который вводится в регистр 33. Положительный сомножигель вводится в регистр 33 без изменения. Значения разрядов регистров

33 через элементы И 2 группы подаются на входы сумматора 3 нескольких чисел, а результат с,его выходов на соответствующие входы блока 4 памяти, выходы которого соединены с входами сумматора 3 со смещением на

i(= 4 разрядов вправо в сторону млад25

35 ших разрядов. Каждым тактом на выходах сумматора 3 образуется результат данного такта, старшая часть которо го подается на параллельные входы буферного регистра 6. В это время на вход р pe eHH H H ro регистра 6 подается r-состояние с выхода 41 блока 16 управления. По (т + 1)-му такту в буферный регистр

6 запись1вается старшая часть произве40 У денна, младший разряд которой подается через коммутатор 9 на вход вьгходного сумматора 7, а затем на выход

20. На сумматоре 13 по модулю два производится инверсия произведения, если оно отрицательно, триггер 10 и элемент И--!ЕИ 14 служат для запоминания текущего переноса и введения дополнительной единицы младшего разряда при инверсии произведения, Комму-. татор 9 нужен для вывода произведенля иэ буферного регистра 6 при раз- личной разрядности и управляется с тем частичные произведения третьего такта суммируются с результатом ВТо ,.рого такта, сдвинутым на K 4 разря!

233138 4!

О !

30 выходов 43 дешифратора кода разрядности, на входы 24 которого подается код разрядности. Смену кода разрядности на входах 24 нужно производить после вывода полученного произведения полностью, т.е. после перного такта ноного цикла, с учетом задержки ввода при меньшей разрядности, сразу после снятия сигнала синхронизации на выходе 23. Коммутатор 8 предназначен для подачи единицы коррекции при различной разрядности сомножителей. Единица коррекции подается на вход выходного сумматора

7 при (r + !)-состоянии с выхода элемента И 15. На входы коммутатора

8 для этого с выходов блока 4 памяти подается при (r + l)-состоянии значение старшего разряда младшей части произведения, а управление производится сигналами с выходов 43 дешифратора 37 блока 16 управления; Знаки сомножителей с входов 17 подаются также на входы блока 5 определения знака, где по выражению знак П = С! + С2 + СХ + С4 образуется знак произведения, который подается на информационный вход триггера 11 и записывается н него первым тактом при наличии сигнала установки с выхода 42 блока lб управления. По (r + 1) -му такту знак произ— ведения передается в триггер 12 и на вьгход 19.

Формула изобретения

Последовательное множительное устройство, содержащее группу элементов

И, сумматор, три триггера, дна коммутатора, блок памяти, элемент И-ИЛИ, буферный регистр, выходной сумматор и блок управления, содержащий генератор тактовьгх импульсон, регистр сдвига, коммутатор, D-триггер, IK-триггери дешифратор, информационные входы которого соединены с входом кода разрядности устройства, вход запуска которого соединен с I-входом IK-триггера блока управления, входы установки в 0 D-триггера и IK-триггера которого соединены с входом установки устройства, выход генератора тактовых импульсов блока управления соединен с синхровходами регистра сдвига, 0-триггера и IK-триггера блока управления„ информационный вход регистра сдвига которого соединен с шиной единичного потенциала устройства, а вы35

55 ход — с информационным входом коммутатора блока- управления, упранляющий вход которого соединен с выходом депгифратора блока управления и управляющими входами первого и второго коммутатора, выход D-триггера блока управления соединен с инверсным и первым прямым входами элемента И-ИЛИ, выход элементов И группы соединен с входами первого слагаемого сумматора, выход второго слагаемого которого соединен с информационным входом первого коммутатора и выходом блока памяти, информационный вход которого соединен с выходом сумматора и информационным входом буферного регистра, выход которого соединен с информационным входом второго коммутатора, выход суммы выходного сумматора соединен с выходом результата устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет одновременного умножения K сомножителей, в него введены блок определения знака, сумматор по модулю два, элемент И и

К блоков преобразования дополнительного кода сомножителя н прямой, каждый из которых содержит триггер знака, триггер переноса, три элемента

И, элемент ИЛИ, сумматор по модулю дна, одноразрядный сумматор и регистр сдвига, причем входы знаков сомножителей устройства соединены с входами знаков К блоков преобразования дополнительного кода сомножителя в прямой и. соответствующими входами блока определения знака, выход которого соединен с информационным входом первого триггера, выход которого соединен с информационным входом ВТо рого триггера, выход которого соединен с выходом знака произведения уст- . ройства, с входом первого слагаемого сумматора по модулю два и вторым прямьм входом элемента И-ИЛИ, третий прямой вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходом переноса выходного сумматора, вход первого слагаемого которого соединен .с выходом элемента И-ИЛИ, а вход второго слагаемого — с выходом элемента

И, первый вход которого соединен с выходом первого коммутатора, а второй вход — с выходом 1 -триггера блока управления, выход IK-триггера которого соединен с синхровходом устройства, с входом установки н 0 регистра

32333 38 сднига блока управления, с синхровхо1 дами блока памяти и первого триггера и входами установки в О К блокон преобразования дополнительного кода сомножителя в прямой, выходы которых соединены с соответствующ Ми входами элементов И группы, а входы сомножителей †.с входами сомножителй устройства, выход коммутатора блока управления соединен с D-входом D-триггера и К-входом IK-триггера блока управления, с синхровходом второго триггера и входом переключения режимов буферного регистра, выход второго коммутатора соединен с входом нторого слагаемого сумматора по модулю дна, выход которого соединен с входом третьего слагаемого выходного сумматора, а в каждом иэ блоков преобразования дополнительного кода сомножителя н прямой выход регистра сдвига соединен с выходом блока преобразования дополнительного кода сомножителя в прямой, вход знака которого соединен с информационным входом триггера знака и первым входом первого элемента И, второй вход которого соединен с инверсными входами второго и третьего рого соединен ножителя блока дополнительногo теля в 11pBMQH с входом сом преобразования кода сомножи— элементон И,„ входом сброса регистра сброса, входом установки в "О" блока преобразонания дополнительного кода сомножителя в прямой и синхровходом триггера знака, выход которого соединен с прямым входом второго элемента

И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом перного элемента И и нходом первого слагаемого одноразрядного сумматора, нход второго слагаемого которого соединен с выходом сумматора по модулю два, а вход третьего слагаемого " с выходом третьего элемента И, прямой вход которого соединен с выходом триггера переноса, информационный вход которого соединен с выходом переноса одноразрядного сумматора, ныход поразрядной суммы которого соединен с информационным входом регистра сдвига, ныход элемента ИЛИ соединен с входом первого слагаемого сумматора по модуд лю два, вход второго слагаемого кото1233138

Составитель Е.Захарченко

Техред Л.Олейник Корректор Е. Рошко

Редактор И. Николайчук

Заказ 2771/50 Тираж б71

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

13035, Иосква, К»35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4