Устройство для вычисления матрицы направляющих косинусов

 

Устройство относится к средствам вычислительной техники и может быть использовано при моделировании динамики и управления полетами летательных аппаратов. Цель изобретения - повышение точности. Устройство содержит блок сопряжения, блок регистровой памяти, блок устройства управления, четыре блока вычисления переменшях Хд , 7 , Лг , Лз соответственно , три блока вычисления диагональных косинусов С„, Cjj, €53 СООТ ветственно и шесть блоков вычисления недиагональных косинусов С,, С,, С, C,zj, С„, С,2соответственно. 8 ил. с S

СаЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (Н) 142 A I (51) 4 G 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3698880/24-24 .(22) 20.12.83 (46) 23.05.86, Бюл. Ф 19 (71) Донецкий ордена Трудового Красного Знамени политехнический институт (72) Е.A,ÁàøêîB и И.10.Кувычко (53) 681.325(088.8) (56) Патент США Ф 3975625, кл. С 06 Г 7/22, опублик. !976.

Патент США 1! - 3763358, кл. G 06 F 15/50, опублик. 1971. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ NATРИЦЫ НАПРАВЛЯНЗЦИХ КОСИНУСОВ (57) Устройство относится к средствам вычислительной техники и может быть использовано при моделировании динамики и управления полетами летательных аппаратов. Цель изобретения — повышение точности. Устройство содержит блок сопряжения, блок регистровой памяти, блок устройства управления, четыре блока вычисления переменных %,,,, A, 3з, соответственно, три блока вычисления диагональных Ko cHHjjcoB С11 С > С yg cooT» ветственно и шесть блоков вычислейия недиагональных косинусов С,, С,, С „

С„, С„, С. соответственно. 8 ил.

1 12

Изобретение относится к средствам вычислительной техники и может быть использовано при моделировании динамики и управления полетами летательных аппаратов.

Цель изобретения — повышение точности.

На фиг. 1 представлена блок-схема устройства для вычисления матрицы направляющих косинусов; на фиг. 2— блок-схема блока сопряжения; на фиг. 3 — формат команды; на фиг. 4— блок-схема блока регистровой памяти, на фиг. 5 — блок-схема блока управления; на фиг. 6 — блок-схема блока вычисления переменной; на фиг. 7— блок-схема блока вычисления диагонального косинуса, на фиг. 8 — блоксхема блока вычисления недиагонального косинуса.

Блок-схема (фиг. 1) содержит блок

1 сопряжения, блок 2 .регистрбвой памяти, блок 3 управления, блоки 4-7 ,вычисления переменных, блоки 8-10 вычисления диагональных косинусов, блоки 11 — 16 вычисления недиагональных косинусов, входную управляющую шину 17, входную 18 и выходную 19 информационные шины, шину 20, шину 21 выходных 9, шину 22 входных 9, шину 23 управления, шину 24 условий, первый-четвертый входы 25-28 и первый-шестой выходы 29-34 блока 1 сопряжения, первый †седьм входы 3541 и первый-восьмой выходы 42-49 блока 2 регистровой памяти, первый-третий входы 50-52 и первый-десятый выходы 53-62 блока 3 управления,первый-двадцать третий входы 6385 и первый-пятый выходы 86-90 блока вы. числения переменной A;,первыи-двадцать пятый входы 91-115 и выход 116 блока вычисления диагонального косинуса, первый-шестнадцатый входы 1 1 7-1 32 и выход 133 — блока вычисления недиагонального косинуса.

Блок-схема блока 1 сопряжения (фиг. 2) содержит коммутатор 134, регистр 135 команд, регистр 136 данных, дешифратор 137 выборки„ буферный регистр 138 с открытьm коллектором, информационный вход 139, управляющий вход 140, первый 141 и второй 142 выходы коммутатора, вход 143 параллельной записи во все разряды регистра команд, кроме первого, вход 144 записи в первый разряд регистра команд, вход .145 управ33142

10 l5

ЗО

35 Ц

5G ления записи регистра команд, вход

146 синхронизации регистра команд, выход 147 — девятого разряда регистра команд, выход 148 десятого разряда регистра команд, выход 149 всех разрядов регистра команд, выходы

150-155 одиннадцатого-шестнадцатого разрядов регистра команд, вход 156 регистра данных., вход 157 управления записи регистра данных, вход 158 синхронизации регистра данных, выход

159 регистра данных, входы 160-165 и первый-третий выходы 166-)68 дешифратора выборки, вход 169 управления буферного регистра с открытым коллектором и вход 170 буферного регистра с открытым коллектором.

?1а фиг,. 3 представлен формат команды, которая хранится в регистре

135 команд. Первый (старший) бит устанавливается по сигналу управляющего устройства из блока 3 управления и означает Работа/останов, содержание разрядов с второго по восьмой несущественно, девятый разряд Пуск запускает управляющий автомат в начальное состояние, одиннадцатый разряд Запись управляет записью в блок ? регистровой памяти содержимого регистра 136 данных, двенадцатый разряд "Чтение" управляет считыванием на выходную информационную шину

19 результатов, полученных в одном из блоков 11-16 вычисления косинусов, отсутствие активных значений

13 11 (1 ) в этих разрядах приводит к считыванию на шину 19 содержимого ре! гистра 135 команд, тринадцатый, шестнадцатый разряды которого содержат адрес регистра памяти или блока вычисления косинуса в позиционном коде.

Блок-схема блока 2 регистровой памяти (фиг. 4) содержит регистры 171—

178 для хранения переменных ы,, ы, и,, величины Н. переменных 9,, соответственно, первый-четвер— тый мультиплексоры 179-182, элементы

ИЛИ 183-186, информационный вход 187 регистра, вход 188 управления записи регистра,, выход 189 регистра, первый

190 и второй 191 управляющие входы мультиплексора, первый 192 и второй

193 информационный входы и выход 194 мультиплексора.

Блок-схема блока 3 управления (фиг. 5) содержит первьгй-чеч.вертый

13-триггеры 195 198, дешифратор 199 состояний, счетчик 200 тактов умно1233142 4 жения, счетчик 201 числа сдвигов, дешифратор 202 окончания умножения, дешифратор 203 сдвигов, генератор

204 синхросигналов, элементы И 205209, дешифратор 210 сигнала "Запись", элемент ИЛИ 21!, элемент И 212, элементы ИЛИ 213-216, 3 -вход 2!7 триггера, С-вход 2!8 триггера, вход 219 сброса триггера, выход 220 триггера, первый-третий входные разряды 22!в

223 дешифратора состояний (первый младший разряд), первый-восьмой выходные разряды 224-231 дешифратора состояний (первый — младший разряд), вход 232 синхронизации счетчика, выход 233 сброса счетчика, вход "+1"

234 счетчика, выход 235 счетчика, вход 236 и прямой 237 и инверсный

238 выходы дешифратора окончания умножения, вход 239, второй вход 240, первые прямой 241 и инверсный 242 выходы и второй прямой выход 243 дешифратора 203 сдвигов, первый 244 и второй 245 выходы генератора 204 синхросигналов.

Блок вычисления переменной (фиг.6) соцержит коммутаторы 246-?48, первый-третий комбинационные сумматоры

249-251 мультиплексор 252, регистр

253 частичных сумм, регистр 254 множителя, элементы И 255-260, информационный вход 261, первый 262 и второй 263 управляющие входы и вы- ход 264 коммутатора, входы 265 и

266 комбинационного сумматора, вход

267 переноса в младший разряд комбинационного сумматора, выход 268 комбинационного сумматора, первый

269 и второй 270 информационные входы,первый 27! и второй 272 управляющие входы и выход 273 мультиплексора, вход 274 параллельной записи, вход

275 сдвига влево и вход 276 синхронизации регистра частичных сумм, входы 277-280 управления сбросом, сдвигом вправо, сдвигом влево и записи регистра соответственно, выход

281 сдвига вправо этого регистра, 1 выход 282 регистра частичных сумм, вход 283 сдвига вправо регистра множителя, вход 284 параллельной записи во все разряды, кроме младшего, и вход 285 синхронизации этого регистра, входы 286 †2 управления записи во все разряды, кроме младmего, и сброса младшего, сдвига вправо и сдвига влево соответственно регистра, выход 289 сдвига влево ре!

УО

25 гистра частичных сумм, выход 325

55 гистра, прямой 290 и инверсный 291 выходы предпоследнего раэряда регистра множителя, прямой 292 и инверсный 293 выходы последнего (младшего) разряда регистра множителя, Блок-схема блока вычисления диагонального косинуса (фиг. 7) содержит первый-четвертый коммутаторы

294-297, первый-четвертый комбинационные сумматоры 298-301, регистр

302 частичных сумм, буферный регистр

303 с открытым коллектором, элементы

И 304-311, информационный вход 312 и первый 313 и второй 314 управляющие входы коммутатора, выход 315 формирователя, входы 316 и 317 комбинационного сумматора, вход 318 переноса в младший разряд комбинационного сумматора, выход 319 сумматора, вход 320 параллельной записи в регистр частичных сумм, вход 321 синхронизации этого регистра, входы 322324 соответственно управления сбросом, записью и сдвигом вправо реэтого регистра, вход 326 управления буферным регистром с открытым коллектором, информационный вход 327 и выход 328 буферного регистра.

Блок-схема блока вычисления недиагонального косинуса (фиг. 8) содержит первый 329 и второй 330 коммутаторы, первый 331 и второй

332 комбинационные сумматоры, регистр

333 частичных сумм, буферный регистр

334 с открытым коллектором, элементы И 335-338, информационный вход

339, первый 340 и второй 341 управляющие входы и выход 342 коммутатора, входы 343 и 344 комбинационного сумматора, вход 345 переноса в младший разряд сумматора, выход 346 сумматора, вход 347 параллельной записи регистра частичных сумм, вход 348 синхронизации регистра, входы 349352 соответственно управления сбро-. сом, записи, сдвигом вправо и сдвигом влево регистра, выход 353 регистра, вход 354 управления, информационный вход 355и выход 356 буферного регистра.

Устройство работает следующим образом.

Матрица направляющих косинусов вычисляется через параметры РодригаГамильтона:

1233!42

С, =2 (- ъ, h h, Ъ „1

Параметры Роцрига-Гамильтона свя-!

l0 заны между .собой системой дифференциальных уравнений:

4,= -(а,g, ы,, + и, „1) и " 1 )

i2,=(uã о 3 с эsñ1)

Для определения в момент времени требуется значение переменных У

1 в момент времени t и начальных значений переменных ; в момент времени

Оь

Для решения системы используется алгоритм Эйлера, где

a.(t)= a,(=0)+H "n,;;

Ф,(t) =- A,(=0)+Н, 7, g,(t:) =- Ъ„(=О)+Н g.,;

> (") - S,4"-=О)+Н Sç,т;

l при этом Н вЂ” шаг интегрирования, а

ЗО определяется из системы уравнений. Н выбирается в виде числа, рав-И ( ного 2, когда умножение на Н сводится к сдвигу на определенное число разрядов, Так как при умножении

Q A, результат.: находится в регист) ре множителя, то для объединения выравнивания результата. с умножением

? -к на Н =2 используется эквивалентный сдвиг влево на величину.n-k-1, где

n — разрядность представления инфор4С мации.

Работа устройства протекает в несколько этапов: загрузка начальных значений переменных Я; в регистры блока 2 регистровой памяти из внешней вычислительной системы перед началом численного интегрирования, загрузка величины Н и переменных ц в

3 регистры блока 2 регистровой памяти и вывод из устройства через блок 1 сопряжения вычисленной матрицы на-. правляющих косичусов.

Запись данных в регистры блока 2 регистровой памяти из внешней вычислительной системы и считывание косинусов управляются блоком ? сопряжения, а ход вычислений — блоком 3 управления. Блок 1 сопряжения управляет работой блока 3 управления, переводя управляющий автомат в начальное состояние, выдав сигнал на выход 31 блока 1 сопряжения, и запуская управляющий автомат, выдав сигнал запуска на выход 30 блока сопряжения.

Для выполнения действий на первом этапе внешняя вычислительная система выдает на первый и второй разряды управляющей шины 17 сигналы и команду записи переменной h, в регистр

176 для хранения переменной Э,. Эта команда пропускается коммутатором

134 на выход 14! и по синхроимпульсу на четвертом разряде шины 17 запи-сывается в регистр 135 команд. 3атем внешняя вычислительная система выдает сигнал на третий разряд шины

17, сняв сигналы с первых двух разрядов этой шинь>, и выдает информацию переменную 7,, на входную информационную шину 18. Эта информация пропускается коммутатором 134 на выход 142 и по синхросигналу записывается в регистр 136 данньгх. Разряды регистра 135 команд дешифрируются дешифратором !37 выборки и в соответствующем разряде выхода 166 этого дешифратора появляе-.ся сигнал выборки, который с выхода 33 блока 1 сопряжения поступает на вход 36 блока 2 регистровой памяти в соответствующий разряд, подключенный к входу 191 мультиплексора 179 и через элемент

ИЛИ 183 к входу 188 управления записи регистра 175 для хранения переменной.

Информация с выхода 32 блока 1 сопряжения передается с входа ?93 мультиплексора 179 на выход 194 и записывается в регистр 175. Аналогично )„ записывается в регистр 176, Я в регистр 177., 7 — в регистр 178.

Сначала в регистр 135 команд записывается соответствующая команда, затем в регистр 136 данных — данное, а загем оно переписывается в соот— ветсгвующий ему регистр в блоке 2 регистровой памяти.

Выполнение действий на втором этапе аналогично, однако в командах выдается сигнал Сброс". В результате в регистре 171 записана переменная о?;, в регистре 172 — у,, в регистре !74 — величина Н, в регистре

173—

1233142

На третьем этапе внешняя вычислительная система записывает в регистр 138 коман !у, содержащую сигнал

"Пуск", На предыдущем этапе управляющий автомат переведен в исходное состояние (триггеры 195-!98 обнулены сигналом сброса на входе 51 блока З.управления, поступившим с выхода 31 блока 1 сопряжения, на пер- I0 вом выходном разряде 224 дешифратора

199 состояний появился сигнал). Теперь, при переходе управляющего автомата в следующее состояние, в "1" устанавлинается триггер 198, что при- 15 водит к установленю н "1" первого разряда регистра 135 команд сигналом на входе 27 блока 1 сопряжения, к сбросу счетчиков 200 и 201 в блоке

3 управления. На выходах 56 и 61 2р блока 3 управления появляются управляющие сигналы, по которым мультиплексоры 252 в блоках 4-7 пропускают значения переменных Я, с выходов 86 этих блоков, которые поступили через шину 21 выходньгс ф с выходов

46-49 блока 2 регистровой памяти.

Эти данные записываются во все разряды, кроме младшего, в регистры 254 множителя. Регистры 253, 302 и 333 ЗО частичных сумм в блоках 4-16 и младший разряд регистров 254 в блоках

4-7 обнуляются.

В следующем такте работы управляющего автомата сигналы присутствуют на выходах 57 и 60 блока 3. Через шину 23 управления они поступают в блоки 4 — 16, где на входы элементов

И 255-260 в блоках 4-7, входы эле— ментов И 304-31! в блоках 8-10 и вхо- 4р ды элементов И 335-338 в блоках 11—

16 через шину 24 условий поступают значения двух младших разрядов регистров 254 множителя в парафазном коде с выходов 87-90 блоков 4 — 7.

Управляющие сигналы элементов И используются для получения суммы произведений в регистрах 253 частичных сумм в блоках 4-7, регистрах 302 в блоках 8 † и регистрах 333 н блоках

ll-16. Блоки 4-16 построены так, что при изменении младших разрядов множителя из 1 в "0 множимое с входов 63-.65 в блоках 4-7, входов 91-94 в блоках 8-10 и входов 117 и 118 в 55 блоках 11 — 16 проходит через соответствующие коммутаторы без изменений, 1 при изменении младших разрядов из

"0" н "1" входной код инвертируется на соответствующем коммутаторе и поступает на сумматор, а на вход переноса в атадший разряд соответственно сумматора поступает "1", что эквивалентно вычитанию множимого. Упранление коммутаторами осуществляется соответствующими элементами И, сложение множимого с частичной суммой обеспечивается сигналом с выхода соответствующего нечетного элемента, а вычитание — с выхода соответствующего четного элемента, если младшие разряды множителей равны, то сигналы на выходе соответствующих элементов И отсутствуют и на выходе коммутатора появляется нулевой код. После выполнения описанных действий данные складываются на комбинационных сумматорах и записываются в регистры частичных сумм.

Выход счетчика 200 тактов умножения. дешифрируется дешифратором 202 окончания умножения. Если умножение окончено, дешифратор выдает сигнал на выходе 237, а если нет — на выходе 238. В этом случае в следующем такте работы управляющего автомата на выходе 58 блока 3 появляется управляющий сигнал, по которому во всех регистрах блоков 4-!6 происходит модифицированный сдвиг вправо, причем младший разряд регистра 253 с выхода 281 передается на вход 283 регистра 254. Счетчик 200 увеличивается на единицу. После этого управляющий автомат возвращается в предыдущее состояние и описанные действия повторяются, пока не возникнет сигнал на выходе 237 дешифратора 202.

Тогда управляющий автомат переходит в следующее состояние, где счетчик

201 числа сдвигов увеличивается на единицу, а в блоках 4-7 и 11 16 происходит сдвиг регистров на один разряд влево, так как на их управляющие входы поступают сигналы управления с выходов 59 и 62 блока 3. Старший разряд регистра 254 с выхода

289 поступает на вход 275 регистра

253. В этом такте сигналы с выхода

235 счетчика 201 поступают на вход

239 дешифратора 203, где они сравниваются с величиной Н, поступившей на вход 240 дешифратора 203 с входа 52 блока 3 из блока 2 регистровой памяти. Если на выходе 243

)233142

5

) тт

)Ч

20 дешифратора 203 появится сигнал, свидетельствующий о равенстве, то управляющий автомат в следующем такте переходит в следующее состояние, если нет, то остается в этом, но сигнал с вьгхода 62 блока 3 снимается, так как изменилось состояние счетчика 201 и исчез сигнал с выхода 243 дешифратора 203. Таким образом, происходит сдвиг влево H раз в блоках

4-7, один раз в блоках )) †)6, что эквивалентно умножению чисел на Н в блоках 4-7 и умножению на два суммы произведений в блоках 11 — 16.

В следующем состоянии управляющего автомата сигналы присутствуют на выходах 60 и 61 блока 3. По этим сигналам в блоках 4-7 происходит пропуск переменной из регистров блоI ка 2 через мультиплексор 252 на сумматор 250 и сложечие этого числа с содержимым регистра 253 частичной суммы с последующей записью результата в этот регистр.

В следующем состоянии управляюще-.го автомата сигнал присутствует па выходе 64 блока 3. По этому сигналу мультиплексоры 179-182 в блоке 2 пропускают на выходы информацию с входов 38-41 блока 2, куда через шину

22 входных g, подключены выходы 86 блоков 4-7 соответственно. На входы управления записи регистров 175-)78 через элементы ИЛИ 183-186 поступает сигнал с выхода 54 блока 3 через вход 37 блока 2 и осуществляется параллельная запись в регистры 175178 значений, вычисленных на данном шаге и содержащихся в регистрах частичных сумм блоков 4-7. В блоке 3 сбрасывается триггер 198, что приводит к обнулению первого разряда регистра 135 команд. Команда запуска снимается внешней вычислительпой системой во время работы устройства„

К концу третьего этапа в регистрах блоков 8-16 находятся ттаправляющие косинусы, а в регистрах блока 2 вычисленные значения Я;.

Во время вычислений внешняя вычислительная система выдает команду чтения регистра команд„ что приводит к тому, что на выходе 168 дешифратора 137 выборки возникает сигнал,, который переводит буферный регистр

138 с открьттьтм коллектором в активное состояние. Тогда на выходной информационной тпитте J 9 присутствуе:г информация из регистра команд. По завершению вычислений изменяется состояние первого битл регистра команд, что сиГHGJIHзирует О тчозможности ввода косинусов. Выходы регистров в блоках 8-)6 подключены к буферным регистрам с открытым коллектором, которые поразрядно подклкчены к входу ?8 блока 1 и являются выходом

29 это -о же блока.

))а четвертом этапе внешняя вычислительная система выводит из устройства вычисленные з»тачения коситчусов+ для чего выдает предварительно команду чтения косичуса с соответствую— щим адресом. Атг-:.ивизируется буферный регистр с открытым коллектором, подсоединенный к соответствующему разряду выхода 167 дешифратора 137 выборки блока ),, и информация вводится во:внешнюю вычислительную систему.

После ввода косинусов устройство по кома»тде внешней вычислительной системы продолжает работать либо с первого., либо с второго этапа, 1 ттсполь зуя в ттоследвем случае в качестве начальных значений значения, "=,ычисленные на предыдущем шаге в третьем этапе, Формула и з о б р е т е н и я

Устройсттто цля вычисления матрицы направляющих косинусов, содержашее блок регистровой памяти, блок управления, о т л и ч а и щ е е с я тем„ что, с целью повышения точности,. в него введены четыре блока вытисления переменных,три блока вычисления диаго" àëüíûõ косинусов,,шесть блоков вычисления недиагональных косинусо:в, причем олок регистровой памяти содержит регистр хранения величитгы шага, три регистра хранения значений угловых скоростей, четыре регистра хранения переменных„ четыре мультиплексора,, выходы которых соединены с информационными входами ре— гистров храпения переменных, причем иттформационный вход устройства подключен к итформационнъм входам регистров хранения значений угловых скоростей и величины шага и к первым информационным Вхо»»ВМ мультигтлексоров, первые четыре разряда входа управ1233142 первому и второМу входам.дешифратора записи, третий вход которого соединен с первым выходом генератора синхросигналов, пятый выход дешифра тора состояний подключен к первому входу пятого элемента И, к второму входу которого подключен второй прямой выход дешифратора сдвигов, второй

10 выход дешифратора состояний подклюления приемом данных устройства подключены соответственно к входам управ ления записью первого, второго, третьего регистров хранения значений угловых скоростей и регистра хранения величины шага, а последние четыре разряда подключены соответственно к первым управляющим входам первого, второго, третьего, четвертого мультиплексоров и соответственно к первым входам первого, второго, третьего, четвертого элементов ИЛИ, выходы которых подключены соответственно к управляющими входам записи первого, . 1 второго, третьего, четвертого регистров хранения переменных, причем блок управления содержит четыре триггера. дешифратор состояний, счетчик тактов умножения, счетчик числа сдвигов, дешифратор окончания умножения, дешифратор сдвигов, генератор синхросигналов, шесть элементов И, пять элементов ИЛИ и дешифратор записи, причем выходы первого, второго, третьего триггеров соединены с входами дешифратора состояний, первый выход которого соединен с входами установки в нулевое состояние счетчика тактов умножения и счетчика числа сдвигов, счетные входы которых соединены соответственно с четвертым и пятым выходами дешифратора состояний, входы синхронизации счетчика, числа сдвигов и счетчика тактов умножения подключены к первому выходу генера1 тора синхросигналов, выходы счетчика тактов умножения и счетчика числа сдвигов подключены соответственно к входу дешифратора окончания умноже— ния и первой группе входов дешифратора сдвигов, вторая группа входов которого соединена с разрядными выходами регистра хранения величины шага блока регистровой памяти, прямой и инверсный выходы дешифратора окончания умножения подключены соответственно к первым входам первого и второго элементов И, к вторым вхо— дам которых подключен третий выход дешифратора состояний, первые прямой и инверсный выходы дешифратора сдвигов соединены .соответственно с первыми входами третьего и четвертбго элементов И, вторые входы которых 55 соединены с пятым выходом дешифратора состояний, третий и шестой выходы которого подключены соответственно к

За

50 чен к информационному входу четвертого триггера и первому входу первого элемента ИЛИ, к второму входу которого подключен шестой выход дешифратора состояний, седьмой выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого является входом установки устройства в начальное состояние, выход второго элемента ИЛИ соединен с входом установки в нулевое состояние четвертого триггера, вход запуска устройства соединен с первым входом шестого элемента И, второй вход которого соединен с первым выходом дешифратора состояний, а выход шестого элемента

И подключен к первому входу третьего элемента ИЛИ, второй и третий входы которого . соединены соответственно с выходами второго и третьего элементов И, выход третьего элемента

ИЛИ соединен с информационным входом третьего триггера, выходы четвертого и пятого элементов ИЛИ соединены соответственно с информационными входами первого и второго триггеров, первый, второй и третий входы четвертого элемента ИЛИ соединены с выходами соответственно первого элемента

И, пятым и шестым выходами дешифратора состояний, второй, третий и шестой выходы которого и выход второго элемента И подключены соответственно к первому, второму, третьему и четвертому входам пятого элемента ИЛИ, входы синхронизации триггеров соединены с вторым выходом генератора синхросигналов, причем входы установки в нулевое состояние первого, второго, третьего триггеров соединены с входом установки устройства в начальное состояние, седьмой вь1ход дешифратора состояний подключен к вторым управляющим входам мультиплексоров и элементов.ИЛИ блока регистровой памяти, прнчеи блок вычисления переменной содержит три коммутатора, три комбинационных сумма1233142

l4 тора, регистр частичных сумм, регистр множителя, мультиплексор и шесть элементов И, выходы первого, третьего, пятого элементов И соединены с первыми управляющими входами соответственно первого, второго, третьего коммутаторов, вторые управляющие входы которых соединены соответственно с выходами второго, четверто- 1О го, шестого элементов И и соответственно с входами переноса в младший разряд первого, второго, третьего комбинационных сумматоров, первый и второй входы первого комби- 5 национного сумматора соединены соответственно с выходами первого и второго коммутаторов, выход третье го коммутатора подключен к первому информационному входу мультиплексо-, 2О ра, выход которого соединен с пер— вым входом второго комбинационного сумматора и с входом параллельной записи во все разрядь1, кроме младmего регистра множителя, второй вход второго комбинационного сумматора соединен с выходом первого комбинационного сумматора, выход второго комбинационного сумматора соединен с первым входом третьего комбинацион- ЗО ного сумматора, второй вход которого соединен с выходом регистра частичных сумм, выход третьего комбинационного сумматора подключен к входу параллельной записи регистра частичных сумм, выход сдвига вправо которого соединен с входом сдвигEI вправо регистра множителя, выход сдвига влево которого соединен с входом сдвига влево регистра частичных 1п сумм, причем входы синхронизации„ управления сдвигом вправо, управле— ния сдвигом влево обоих регистров подключены соответственно к первому выходу генератора синхросигналов, четвертому и пятому выходам дешифратора состояний блока управления,вхо— ды сброса регистра частичных сумм и сброса последнего разряда и параллельной записи во все разряды, кро- pe ме последнего, регистра множителя подключены к выходу первого эле- . мента ИЛИ блока управления, вход управления параллельной записи регистра частичных сумм соединен с выходом дешифратора записи блока управления, первый управляющий вход мультиплексора и первые входы каждого элемента

И блока вычисления переменной соедиHeHbl с третьим выходом дешифратора состояний блока управления, второй управляющий вход мультиплексора подключен к второму выходу дешифратора состояний блока управления, причем информационные входы первого, второго, третьего коммутаторов соединены соответственно с выходами первого, второго, третьего регистров хранения значений угловых скоростей блока регистровой памяти, выходы первого, второго, третьего, четвертого регистров хранения переменных блока регистровой памяти подключены к вторым информационным входам мультиплексоров соответственно первого, второго, третьего, четвертого блоков вычисления переменных, а выходы регист ров частичных сумм первого, второго, третьего, четвертого блоков вычисления переменной подключены соответственно к вторым информационным входам первого,, второго, третьего, четвертого мультиплексоров в блоке регистра:вой памяти, причем прямой выxoq k:и ипверсный выход Е-1 разрядов регистра множителя (k — разрядность множителя первого блока вычисления переменных) подключены соответственно к второму и третьему входам второго, четвертого, шестого элементов

И соответственно второго, третьего, .етвертого блоков вычисления переменных, инверсный выход k-го и прямой выход (1:-1)-го разрядов регистра множителя первого блока вычисления переменных подключены соответственно к второму и третьему входам первого, третьего, пятого элементов И соответственно второго, третьего, че гвертого блоков, причем прямой выход k-го и инверсный выход (k— I)-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно к второму и третьему входам первого, пятого, четвертого элементов И соответственно первого, третьего, четвертого блоков вычисления переменных, инверсный выход k-го и прямой выход (k-1)-ro разрядов этого регистра подключены соответственно к второму и третьему входам третьего., шестого, первого элементов И соответственно первого, второго, четвертого блоков вычисления переменных, инверсный выход k-го и

12 13142

1б прямой выход (1 -1)-го разрядов этого рсгистра подкггючены соответственно к второму и третьему входам четвертого, пятого, второго элементов И соответственно первого, второго, четвертого блоков вычисления переменных, причем прямой выход k-го и ин— версный выход (k-1) — го разрядов регистра множителя четвертого блока вычисления переменных подключены соответственно к второму и третьему входам пятого, третьего, второго элементов И соответственно первого, второго, третьего блоков вычисления переменных, инверсный выход k-го и прямой выход (k — 1)-го разрядов этого регистра подключены соответственно к второму и третьему входам шес того, четвертого, первого элементов

И соответственно первого, второго, третьего блоков вычисления переменных, причем блок вычисления диагонального косинуса содержит четыре коммутатора, четыре комбинационных сумматора, регистр частичных сумм, буферньгй регистр, восемь элементов

И, выходы первого, третьего, пятого, седьмого элементов И соединены с первыми управляющими входами соответственно первого, второго, третьего, четвертого коммутаторов, вторые управляющие входы которьгх соединены соответственно с выходами второго, четвертого, шестого, восьмого элементов И и соответственно с входами

35 переноса в младший разряд первого, второго, третьего, четвертого комби— национных сумматоров, первый и второй входы первого комбинационного сумматора соединены соответственно с вьгходами первого и второго коммутаторов, вьгход первого комбинационного сумматора подключен к первому..входу второго комбинационного сумматора,к второму входу которого подключен выход третьего комбинационного сумматора, к первому и второму входам которого подключены соответственно выходы третьего и четвертого коммута- 50 торов, к первому и второму входам четвертого комбинационного сумматора подключены соответственно выходы регистра.частичных сумм и третьего комбинационного сумматора, выход чет- 55 вертого комбинационного сумматора подключен к входу параллельной записи регистра частичньгх сумм, выход которого подключен к входу буферного регистра, выход которого соединен с выхоцом блока, причем входы синхронизации, управления сдвигом вправо, сброса регистра частичньгх сумм соединены соответственно.с первым выходом генератора синхросигналов, выходом четвертого разряда дешифратора состояний, выходом первого эпемента

ИЛИ блока управления, третий выход дешифратора состояния .которого подключен к входу управления записи регистра частичных сумм и первым входам всех элементов И блока вычисления диагонального косинуса, причем к входам первого, второго, третьего и четвертого коммутаторов блока вычисления диагонального косинуса подключены соответственно выходы первого, второго, третьего, четвертого регистров хранения переменных блока регистровой памяти, входы управления буферных первого, второго, третьего регистров блоков вычисления диагональных косинусов подключены соответственно к первому, второму и третьему разрядам девятиразрядной входной шггггы управления считыванием косинусов устройства, причем прямой выход предпоследнего и инверсный выход последнего разрядов регистра множителя первого блока вычисления переменных подключен соответственно к второму и третьему входам первых элементов

И каждого блока вычисления диагональных косинусов, инверсный выход (k-i)-го и прямой выход k-ro разрядов этого регистра подключены соответственно к второму и третьему входам вторых элементов И каждого блока вычисления диагонального косинуса,причем прямой вьгход (k-1)-ro и инверсный выход k-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно к второму и третьему входам третьего, четвертого, четвертого элементов И соответственно первого, второго, третьего блоков вычисления диагональных косинусов, инверсный выход (k-1)-ro и прямой выход k-го разрядов этого регистра подключены соответственно к второму и третьему входам четвертого, третьего блоков вычисления диагональньгх косинусов, прямой выход (k-1)-го и инверсный выход

k-го разрядов регистра множителя тре1233142 тьего блока вычисления переменной подключены соответственно к второму и третьему входам шестого, пятого, шестого элементов И соответственно первого, второго, третьего блоков .вычисления диагональных косинусов, инверсный выход (k-1)-ro и прямой выход k-го разрядов этого регистра подключены соответственно к второму 10 и третьему входам пятого, шестого, пятого элементов И соответственно первого, второго, третьего блоков-. вычисления диагональных косинусов, причем прямой выход (k-1)-го и инверсньгй выход k-ro разрядов регистра множителя четвертого блока вычисления переменной подключены соответственно к второму и третьему входам восьмого, восьмого, седьмого элемен-, 20 ! тов И соответственно первого, второго, третьего блоков вычисления диагональных косинусов, инверсный выход (k-1)-го и прямой:выход 1-го разрядов этого регистра подключены соответственно к второму и третьему входам седьмого, седьмого, восьмого элементов Й соответственно первого„ второго, третьего блоков вычисления диагональных косинусов„ причем блок вычисления недиагонального косинуса содержит два коммутатора„ два комбинационных сумматора, регистр частичных сумм, буферный регистр, четыре элемента И, выходы первого,тре- З5 тьего элементов И соединены соответственно с первыми управляющими входами первого, второго коммутаторов, вторые управляющие входы которых соединены соответственно с выходами 4б второго, четвертого элементов И и соответственно с входами переноса в младший разряд первого„. второго, комбинационных сумматоров, выходы первого и второго коммутаторов подключены соответственно к первому и второму входам первого комбинационного сумматора, выход которого подключен к первому входу второго комбинационного сумматора„, к второму входу которого подключЕн выход регистра частичных сумм, выход второго комбинационного сумматора подключен к входу параллельной записи регистра частичных сумм, выход которого подключен к входу буферного регистра, выход которого подключен к выходу блока, причем входы синхронизации, управления сдвигом вправо, управления сдвигом влево, сброса регистра частичных сумм соединены соответствеьпю с первым выходом генератора синхросигналон,, четвертым выходом цешифратора состояний, выходом пятого элемента И, выходом первого элемента ИЛИ блока управления, третий выход дешйфратора состояний которого подключен к входу управления записи регистра частичных сумм и к перному входу каждого элемента И блока вычисления недиагонального косинуса, причем к входу первого коммутатора первого, второго, гретьего, четвертого, пятого, шестого, блоков вычисления недиагональных косинусов подключены соответственно выходы четвертого, третьего, четвертого, второго, третьего, второго регистров хранения переменных блока регистровой памяти, к входу второго коммутатора первого > в горого, третьего, четвертого, пятого, шестого блоков вычисления недиагональных косинусов подключены соответственно выходы третьего„ четвертого, второго, четвертого, второго, третьего регистров хранения переменных блока регистровой памяти, причем входы управления буферного регистра первого, второго, третьего, четвертого, пятого, шестого блоков вычисления недиагонапьных косинусов подключены соответственно к четвертому, пятому, шестому, седьмому, восьмому, девятому разрядам девятиразрядной входной шины управления считыванием косинусов устройства, причем прямой выход (k-1)-го и инверсный выход 1:-го разрядов регистра множителя первого блока вычисле ия переменных подключены соответственно к второму и третьему входам первого„ второго,, второго, .второго, первого., первого элементов И соответственно первого,, второго, третьего, четвертого,, пятс>го, шестого блоков вычисления недиагональных косинусов, инверс.нь>й выход (1с-1)-и инверсный выход 1с-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно к второму и третьему входам третьих элементов И первого и второго блоков вычисления недиагональных косинусов, инверсный выход В- l ) 1 o B HMo > Bbl сод k-го разрядов этого регистра

1233142

15 подключены соответственно к второму и третьему входам четвертых элементов И первого и второго блоков вычисления недиагональных косинусов, прямой выход (k-1)-го и инверсный выход

k-го разрядов регистра множителя третьего блока вычисления переменных подключены соответственно к второму и третьему входам третьих элементов

И третьего и четвертого блоков вычисления недиагональных импульсов, инверсный выход (k-I)-го и прямой выход k-rn разрядов этого регистра подключены соответственно к второму и третьему входам четвертых элементов И третьего и четвертого блоков вычисления недиагональных косинусов, причем прямой выход (k-1)-го и инверсный выход Е-ro разрядов регистра множителя четвертого блока вычисления переменных подключены соответственно к второму и третьему входам третьих элементов II пятого и шестого блоков вычисления недиагональных косинусов, инверсный выход (k-1)-го и прямой выход k-го разрядов этого регистра подключены соот— ветственно к второму и третьему входам четвертых элементов И пятого и шестого блоков вычисления недиагональных косинусов, причем выходы . всех блоков вычисления косинусов являются группой выходов результата устройства,причем выход четвертого триггера блока управления подключен к выходу сигнализации состояния устройства.

1233142

)233142

Ю

8l дй

И

УФ

И

L

Фж8

Составитель A.Çoðèí

Редактор И.Николайчук Техред Л.Олейник Корректор И.Демчик

Заказ 2771/50 ;.Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4