Устройство для сопряжения многопроцессорной вычислительной системы с внешними устройствами

 

Изобретение относится к области вычис пительной техники, может быть иепользовано для организации обмена информацией между различными внешними устройствами и процессорами, а также между процессорами многопроцессорной вычислительной системы.- Целью изобретения является повышение коэффициента использования оборудования и производительности многопроцессорной системы. Цель достигается тем, что в устройство , содержащее группу блоков согласования интерфейсов, группу блоков приоритета и матрицу коммутирующих элементов, каждый из которых включает четыре мультиплексора, формирователь управляющих сигналов, регистрадреса, триггер запроса и триггер разрешения, в каждый коммутирующий элемент введены пятый и шестой мультиплексоры , а формирователь управляющих сигналов коммутирующего элемента содержит узел приоритета, мультиплексор , регистр, узел постоянной памяти , триггер занятости и элемент ШШ. 7 ил. с ( (Л ND |;;ь ел N)

СОЮЗ СОВЕТСКИХ

СОЯ4АЛИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1160423 (21) 3764854/24-24 (22) 04.07.84 (46) 30.06.86. Бюл. У 24 (71) Дагестанский политехнический институт (72) И.А.Николаев, А.Г.Тищенко, Л.К.Бабенко, О.M.Îìàðoâ и А.В.Аграновский (53) 681.327.11(088.8) . (%6) Авторское свидетельство СССР

11 651335, кл. С 06 F .3/04, 1976.

Авторское свидетельство СССР

И 1160423,кл. G 06 F 13/00, 1983. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МНОГО.ПРОЦЕССОРНОЙ ВЬЛИСЛИТЕЛЬНОЙ СИСТЕМЫ

С ВНЕШНИМИ УСТРОф. ТВАМИ (57) Изобретение относится к области вычислительной техники, может быть использовано для организации обмена информацией между различными внешними устрой„„SU„„3 241245 Д 2 ствами и процессорами, а также между процессорами многопроцессорной вычислительной системы.- Целью изобретения является повышение коэффициента использования оборудования и производительности многопроцессорной системы.

Цель достигается тем, что в устрой— ство, содержащее группу блоков согласования интерфейсов, группу блоков приоритета и матрицу коммутирующих элементов, каждый из которых включает четыре мультиплексора, формирователь управляющих сигналов, регистр адреса, триггер запроса и триггер разрешения, в каждый коммутирующий элемент введены пятый и шестой мультиплексоры, а формирователь управляющих сигналов коммутирующего элемента содержит узел приоритета, мультиплексор, регистр, узел постоянной памяти, триггер занятости и элемент

ИЛИ. 7 ил.

1241

Изобретение относится к вычислительной технике и может быть использовано для организации обмена информацией между различнъ|ми внешними устройствами и процессорами, а также между процессорами многопроцессорной вычислительной системы.

Цель изобретения — повышение коэффициента использования, оборудования и производительности многопроцес- !(! сорной системы.

На фиг.1 показана блок-схема уст,ройства; на фиг.2 — функциональная схема коммутирующего элемента; на фиг.3 — функциональная схема формиро- i вателя адреса передачи информации; на фиг.4 — фукнциональная схема узла приоритета; на фиг.5 — функциональная схема блока согласования интерфейсов; на фиг.6 — функциональ- 20 ная схема блока приоритета группы; на фиг.7 — алгоритм функционирования устройства.

Устройство содержит блоки 1 согласования интерфейсов группы, матрицу коммутирующих элементов 2, процессоры 3, группу 4 блоков 5 приоритета, первые информационные входы

6 и выходы 7 коммутирующих элементов

2, вторые информационные выход 8 и ЗО вход 9 коммутирующих элементов 2, третьи информационные вход 10 и выход 1! коммутирующих элементов 2, шестые информационные выход 12 и вход 13 коммутирующих элементов 2, пятые информационнь е вход 14 и вхо,ц

15 коммутирующих элементов 2, четвертые информационные вход 16 и выход 17 коммутирующих элементов 2, шину 18 выхода запроса, шину 19 вхо- gg да разрешения коммутирующего элемента 2,. входные 20 и выходные 2.1 шины блока 1 согласования интерфейсов, входную шину 22, шину входа-выхода настройки устройства со стороны уп- 4, > равляющей ЭВМ (не показана)., шину 23 обмена управляющей ЭВМ и процессором

3 и шину 24 входа задания приоритетов устройства от управляющей ЭВМ.

Коммутирующий элемент 2 (фиг.2) содержит первый 25, второй 26, тре. тий 27, шестой 28, пятый 29 и четвертый 30 мультиплексоры, формирователь 31 управляющих сигналов, триггер 32 разрешения, триггер 33 запроса, регистр 34 адреса, предназначенной для хранения кода адреса передачи информации, полученного по ши245 а не 35„ шины 36 и 37 сброса и установки триггера 33, шины 38-42 группы в".гходов оповещения готовности коммутирующего элемента. Сигнал оповещения по шине 38 выдается по выходу 8 коммутирующего элемента 2, сигнал оповещения по шине 39 — по выходу 11 коммутирующего элемента 2, сигнал оповещения по шине 40 — по выходу 12 коммутирующего элемента 2, сигнал оповещения по шине 41 — по выходу 14 коммутирующего элемента 2, сигнал оповещения по шине 42 — по выходу 16 коммутирующего элемента 2, сигнал оповещения — по выходной шине 43 входа-выхода 22 в управляющую ЭВМ.

Сигналы по выходным шинам 44 и 45. занятости выдаются во все источники запросов и настройки коммутирующего элемента 2.

Формирова-,ель 31 (фиг.2) формирования адреса передачи информации содержит узел 46 приоритета запроса, в котором осуществляется выделение приоритетного запроса на настрой ку коммутирующего элемента 2, посту-. пающего по шинам 9, 10, 13, 15, 17 и 22., мультиплексор (коммутатор) 47, адресный вход которого соединен с выходом узла 46 приоритета, регистр 48 узел 49 постоянной памяти, триггер 50 занятости и элемент ИЛИ 51.

Узел 46 (фиг.4) приоритета содержит пруппу триггеров 52, группу дешифраторов 53 номера коммутирующего элемента, группу элементов И 54 и эле— мент ИЛИ 55.

Блок согласования интерфейсов (фиг.5) содержит выходной регистр 56, триггер 5?, входной регистр 58, триггер 59, входная шина 20 состоит из информационной шины 60, шина 61 сое; динена с входом установки в единицу триггера 57, шина 62 связана с входом сброса триггера 59, выходная шина 21 состоит из информационной шины 63, шина 64 соединена с единичным выходом е трлг "cpa 57, шина 65 связана с, единичным выходом триггера 59.

Блок 5 приоритета (фиг.б) содержит регистры 66 кода приоритета, дешифратор 67, элементы И 68, первую и вторую группы элементов ИЛИ 69 и 70 и группу элементов НЕ 71.

Устройство работает следующим образом.

Задача устройства состоит в обеспечении взаимодействия процессоров 3

1241245 4 командам от управляющей ЭВМ, так и,от команд процессоров 3. Команды состоят из двух полей, первое поле содержит код коммутирующего элемента 2, второе поле содержит управляющий код настройки.

Рассмотрим процесс настройки коммутирующего элемента (фиг.8).

Команды на настройку могут прийти от управляющей ЭВМ по шине 22 от соседних коммутирующих элементов по входам 9, 10, 13 и 15 и от своего процессора 3 по входу 17. Содержимое первого поля, т.е. код коммутирующего исходном состоянии триггеры 52 находятся в единичном состоянии и разрешают дешифрацию дешифраторами 53 кода адреса коммутирующего элемента 2, поступающего по соответствующему вхо; ду. Приоритетная схема на элементах .

И 54 выделяет приоритетный sarrpoc (наивысшим приоритетом обладает управляющая ЭВМ). Затем в зависимости от выделенного запроса в соответствующее направление выдается сигнал оповещения (единичный сигнал соответствует выделенному запросу) по шинам

38-43. Сигнал оповещения по шине от коммутирующего элемента справа, по шине 39 — запросу, поступившему от коммутирующего элемента слева, по шине 40 — запросу, постуг пившему от коммутирующего элемента сверху, по шине 42 — запросу, поступившему от процессора 3, и по шине 43 — управляющей ЭВМ„ При этом единичное состояние сохраняет тот триггер 52, который соответствует выделенному приоритетному запросу, остальные устанавливаются в нулевое состояние и блокируют соответствующие дешифраторы 53. Далее коммутатор 47, адресным входом которого являются выходы узла 46, разрешает прохождениевторого поля соответствующей комангистр 48. Затем из узла 49 считывается соответствующий код адреса передачи информации, при этом устанавлива50.

В зависимости от считанного из

55 между собой и процессоров и внешних устройств при решении одной задачи (допускающий распараллеливание процесса вычислений и организаций обмена с внешними устройствами) или некоторого множества задач. Взаимодействие реализуется под действием специальной операционной системы. В результате ее работы процессоры 3, входящие в состав, объединяются в 10 группы (группа может состоять из одного процессора), структуры которых отвечают структуре данньгх и операторов класса решаемых задач. Системные средства организации динамичес-. 15 элемента 2, поступает в узел 46. В ких связей процессоров 3 между собой и с внешними устройствами содержатся в упранляющей ЗВМ и процессорах 3.

Настройка коммутирующих элементов 2, организующих обмен процессоров 3 с 20 внешними устройствами и процессоров

3 между собой может осуществляться как управляющей ЭВМ по шине 22 настройки, так и процессорами 3.

Обмен информацией между процес- 25 сорами 3 и внешними устройствами производится через блок 1, обеспечивающий передачу информационных и управляющих сигналов от процессора 3 к внешнему устройству и от внешнего 30 38 выдается запросу, поступившему устройства к процессору 3 по раздельным линиям. Для того, чтобы в кажФ дый момент времени в линии интерфейса с внешними устройствами работал только один коммутирующий элемент 2, блок приоритета 5, открывает в строке соответствующие коммутирующие элементы 2 так, что любое внешнее устройство в данный момент времени . . может быть подключено только к одно- .<0 му процессору 3. Этот момент времени может составлять время, необходимое на передачу только байта информации или некоторого массива инфор" мации, т.е. обмен информацией между 45 внешними устройствами и процессора- ми 3 может производиться как в мультиплексном, tGK и монопольном режи- ды и осуществляет запись его в реме.

После включения устройства произ- 50 водится сброс в исходное состояние всех его элементов. Далее производит-,: ется в единичное состояние триггер ся настройка блоков -5 со стороны уцравляющей ЭВМ, для чего по шине 24 заносятся коды приоритетов в регист- узла 49 кода адреса передачи инфорры 71 для всех коммутирующих элементов 2. Настройка коммутирующих эле" ментов 2 может осуществляться как по

1241245 . ван на связь с внешними устройствами. В этом случае по шине 37 устанав-. ливается в единичное состояние триггер 33, сигнал с этого триггера по шине 18 поступает в соответствующий блок 5. Блок 5 в случае поступления в него нескольких запросов от коммутирующих элементов данной строки дает разрешение на использование интер- 10 фейса с внешними устройствами, старшему по приоритету. При -том он по выходу 19 выдает сигнал разрешения .обмена, т.е. устанавливается триггер 32 соответствующего элемента 2 в единич- 1„ ное состояние. Триггер 32 и 33 остаются в единичном состоянии все время работы коммутирующего элемента 2.

Единичный сигнал с выхода триггера

32, выдаваемый по шине 45, осущест.- 20 вляет (через элемент ИЛИ 51) запись кода передачи информации по шине 35 в регистр 34 адреса. Сигнал с выхода регистра 34 поступают на адресный вход мультиплексоров 25-30 и коммути- 25 рующий элемент 2 настроен на связь с внешними устройствами, т.е. выход б коммутирующего элемента 2 соединяется с шиной 20 блока 1, вход 7 — с шиной 21 блока 1. Единичные сигналы на З0 шинах 44 и 45 с выходов триггеров 50 и 32 являются сигналами разрешения к обмену для выбранного источника запроса и сигналами занятости для остальных источниками запросов. Обмен. информацией процессора 3 с внешними устройствами осуществляется через блок 1, обеспечивающий передачу информационных и управляющих сигналов.

Выдаваемая информация по шине 60 за- 40 носится в выходной регистр 58, по шине 61 выдается сигнал сопровождения информации, устанавливающий триггер

57 в единичное состояние. Отсутствие сигнала на шине 64 свидетельству. 4S, ет о приеме внешним устройством информации и готовности приема новой информации. Принимаемая информация поступает с входного регистра 58 по шине 63 и еопровождается единичным сигналом по шине 65. Сброс триггера 59 свидетельствует о приеме процессором 3 информации и готовности к приему новой порции информации.

После окончания обмена процессором

3 посылается команда, осуществляющая сброс триггеров 32, 33 и 50 и установку в единицу триггеров 52.

Второй режим — считанный код ap +eca передачи информации не ориентирован на. связь с внешним устройством.

В этом случае (фиг.7) считанный из узла 49 код адреса передачи информации по шине 35 заносится в регистр

34 и коммутирующий элемент 2 настроен на соответствующий вариант передачи информации. После окончания обмена процессором 3, осуществляющим настройку коммутирующего элемента 2, посылается команда, осуществляющая сброс триггера 50 и установку в "1" триггеров 52.

Обмен информацией процессора с внешними устройствами, подключенными к блоку l той же строки можно ор ганизовать не только при помощи своего коммутируюшего элемента 2, но при помощи других коммутирующих элементов 2 в строке соответствующим образом их настроив, Кроме того, возможна организация обмена информацией процессора 3 с внешними устройствами, соединенными с блоком 1 других строк.

При этом необходимо соответствующим образом настроить свой коммутирующий элемент 2 и коммутирующие элементы 2 в столбце. Предлагаемое устройство для сопряжения позволяет организовать обмен информацией между процессорами 2 по типу каждый с каждым, кроме тогс, одновременно организовать обмен информацией между процессорами 3, между процессорами 3 и внешними устройствами. Возможность динамического изменения связей между процессорами 3 и внешними устройствами позволяет обеспечить высокопроизводительное решение задач со сложной структурой информационных и управляющих воздействий, когда такие зацачи допускают глобальное распараллеливание вычислительного процесса в рамках одной задачи, В результате повышаются фучкциональные возмож-. ности системы, повышается коэффициент использования оборудования и производительность многопроцессорной вычислительной системы. формула изобретения

Устройство для сопряжения. многопроцессорной вычислительной системы с внешними устройствами, содержащее группу блоков согласования интерфей1241245 сов, первые входы и выходы которых образуют соответственно группы инфор.мационных входов и выходов устройст-, ва, группу блоков приоритета и матрицу коммутирующих элементов, причем вторые вход и выход i-го (i=1,Ì) блока согласования интерфейсов группы соединены соответственно с первыми информационными выходами и входами 10 коммутирующих элементов i-й строки матрицы, входы разрешения и выходы запросов которых соединены соответствен— но с группами выходов и входов i-ro блока приоритета группы, вторые инфор->5 мационные выход и вход коммутирующего элемента i-й строки и j-ro столбца матрицы (j=l,N) соединены соответственно с третьими информационными входом и выходом коммутирующего элемента 20

i-й строки (j+1)-ro столбца матрицы, вторые информационные выход и вход коммутирующего элемента i-й строки и

N — ro столбца матрицы соединены соответственно с третьими информационны— ми входом и выходом коммутирующего элемента i-й строки и первого столбца матрицы, четвертые информационные вход и выход коммутирующего элемента

i-й строки и j ro столбца матрицы яв- З0 ляются соответственно i-М, и j ì информационными входом и выходом устройства, причем каждый коммутируюФ щий элемент содержит четыре мультиплексора, формирователь управляющих 35 сигналов, регистр адреса, выходом соединенный с адресными входами первого-четвертого мультиплексоров, триггер запроса и триггер разрешения, входы сброса которых подключены к пер-40 вому выходу формирователя управляющих сигналов, второй выход которого соединен с входом регистра адреса, первый вход и третий выход формйрова— теля управляющих сигналов соединены 45 соответственно с выходом триггера разрешения и входом установки триггера запроса, а группа входов — с группами информационных входов первого— четвертого мультиплексоров и.первым- 50 четвертым информационными входами коммутирующего элемента, выход триггера запроса и вход установки триггера разрешения являются.соответственно выходом запроса и входом раз- 55 решения коммутирующего элемента, выход первого мультиплексора является первым информационным выходом коммутирующего элемента, выходы триггера разрешения, четвертый выход формирователя управляющих сигналов, выходы второго, третьего и четвертого мультиплексоров и соответствующие выходы группы выходов формирователя управляющих сигналов образуют сэответствен" но второй, третий и четвертый информационные выходы элемента коммутации, о т л и ч а ю щ е е с я тем, что, с целью повышения коэффициента исполь зования оборудования устройства, в каждый коммутирующий элемент введены пятый и шестой мультиплексоры, причем пятые информационные вход и выход коммутирующего элемента i-й строки и

)-го столбца матрицы соединены соответственно с шестыми информационными выходом и входом коммутирующего эле-., мента (i+1)-й строки и j-го столбца матрицы, пятые информационные вход и выход коммутирующего элемента И-й строки и j-ro столбца 1матрицы подключены соответственно к шестым информационным выходу и входу коммутирующего элемента первой строки и j-го столбца матрицы, входы-выходы настройки коммутируюших элементов и . входы настройки блоков приоритета группы соединены соответственно с входом-выходом настройки устройства и входом настройки устройства, причем в каждом коммутирующем элементе адресные входы пятого.и шестого мультиплексоров соединены с выходом регистра адреса, группы информационных входов пятого и шестого мультиплексоров — c группами информационных входов первого-четвертого мультиплексоров, первым-шестым информационными входами .коммутирующего элемента и группой входов формирователя управляющих сигналов, второй вход и пятый выход которого образуют вхрд-выход настройки коммутирующего элемента, выход триггера, разрешения, четвертый выход формирователя управляющих сигналов, выходы пятого и шестого мультиплексоров и соответствующие выходы группы выходов формирователя управляющих сиг- . налов образуют соответственно пятый и шестой информационные выходы коммутирующего элемента, причем формирователь управляющих сигналов коммутирующего элемента содержит узел -., пшкаритета, мультиплексор, группа ин-

1241245

1О формационных входов которого соединена с группой входов и вторым входом формирователя и группой входов узла приоритета, группа выходов которого соединена с группой выходов и пятым выходом формирователя и группой адресных входов мультиплексора, регистр узел постоянной памяти, триггер заня— тости и элемент ИЛИ, причем группа 10 выходов мультиплексора через регистр подключена к адресному входу узла постоянной памяти, первый выход которого подключен к третьему выходу формирователя, второй выход — к входу узла приоритета, первому выходу формирователя и входу установки триггера занятости, вход сброса которого подключен к первому входу элемента

ИЛИ и третьему выходу узла постоянной памяти, четвертый выход которого и выход элемента ИЛИ образуют второй выход формирователя, второй вход элемента ИЛИ является первым входом формирователя, а выход триггера занятости является четвертым выходом формирователя.

Фиг. 3

Фие. 0

1241245

1241245 гтоно га иесаанае гогтояние

Аея зленентод угтрайгтбо гл,уопрмъс о ногтраини конную, глен нто, Р7 еление приоритетного юалроео и оьМоии гиенола падтйркдения опись но а нагтро ни о ю— ной листа М тение и ума поняти на о егопередЬ иинцхрнации и угтон4 ригеера(щганятости /, s "

pvefflt/ì ан 4ыбранкьсйноднос8язз несинини угтрайппбани гтаю на „7 триггера,У иг ген угтано4/сен

4 ° 7 ?

anvco u ec neoe сиинср рн. peevr

Ю (намбан ачнен

r р ганичи ия аАчена

Рнен ыланver? рог п ригге ОЛ

Ю.я> гт. 2

Риг. 7

Составитель В.Вертлиб

Редактор Л.Пчелинская Техред O.Гортвай ° Корректор :А..Тяско

Заказ 3490/44 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, у . р л.П оектная 4