Устройство для контроля принимаемой информации

 

Изобретение относитс я к цифровой вычислительной техник.е и может быть использовано для обнаружения и коррекции ошибок в трактах пересылки информации электронно-вычислительных машин. Цель изобретения - повышение достоверности принимаемой информации за счет коррекции двухи трехкратных ошибок. Устройство содержит п-байтные передающий и приемный регистры, 2п побайтных блоков свертки по модулю два, 2т поразрядных блоков свертки по модулю два, блок сравнения, две группы т-входовых диагональных блоков свертки по модулю два. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК 511 4 G 06 F Il/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

13.„, И

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3785302/24-24 (22) 09.07.84 (46) 07.07.86. Бюл. Ф 25 (72) Н.Д, Рябуха и С.В. Корженевский (53) 681.3(088.8) (56) Авторское свидетельство СССР

II 739538, кл. G 06 F 11/08, 1978.Авторское свидетельство СССР

Ф 1023333, кл. G 06 F 11/08, 1981..(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРИНИ МАЕМОЙ ИНФОРМАЦИИ (57) Изобретение относится к цифровой вычислительной технике и может

„„SU„„1242960 A 1 быть использовано для обнаружения и коррекции ошибок в трактах пересылки информации электронно-вычислительных машин. Цель изобретения — повы шение достоверности принимаемой информации за счет коррекции двухи трехкратных ошибок. Устройство содержит и-байтные передакнций и приемный регистры, 2п побайтных блоков свертки по модулю два, 2ш поразрядных блоков свертки по модулю два, блок сравнения, две группы ш-входо вых днагональных блоков свертки по модулю два. 1 з.п. ф-лы, 3 ил.

1242960

Изобретение относится к цифровой вычислительной технике и может быть испопьзовано для обнаружения и коррекции ошибок в трактах пересылки информации электронно-вычислительных 5 машин.

Целью изобретения является повышение достоверности принимаемой информации за счет коррекции двух- и трехкратных ошибок. l0

На фиг. 1 приведена структурная схема устройства для контроля принимаемой информации; на фиг. 2 — структурная схема i-ro байта приемного регистра; на фиг. 3 — временная диаграмма работы устройства.

Устройство для контроля принимаемой информации содержит п †байтн передающий регистр 1, и-быйтный приемный регистр 2, 2п побайтных блоков

3„-3 > и 4, .-4„свертки по модулю два, 2m поразрядных блоков 5, -5 „,и 6„ -6 свертки по модулю два (m — количество разрядов в байте.), 2n диагональных блоков 7 -7 и 8„ -8 свертки по модулю два, блок 9 сравнения, содержащий три группы сумматоров 10i—

1О„, 11„-11 и 12„-1? по Модулю два, три группы элементов ИЛИ 13 — ! 3„, 14„-14,„и 15„-15„, элементы

ИЛИ-НЕ 16„-16, элементы И 17„ -!7 элемент ИСКЛ!ОЧАИЦ!ЕЕ ИЛИ 18, элемент

И !9, элемент НЕ 20, элемент ИЛИ 21, элемент И 22, счетчик 23 по модулю четыре, генератор 24 синхроимпульсов, выход 25 ошибки, выход 26 некорректируемой ошибки и вход 27 установки в исходное состояние.

Приемный регистр выполнен на IKтриггерах 28 с динамическим С-входом и логикой 3 И íà I- u Y-входах и содержит в каждом разряде элемент И 29 и элемент И 30, образующие первую и вторую группы элементов И.

Устройство работает следующим obразом.

В исходном состоянии передающий и приемный 2 регистры и счетчик 23 по модулю четыре находятся в нулевом состоянии.

В ходе работы на вход синхронизации регистра 2 поступают синхроимпульсы, формируемые генератором 24 синхроимпульсов, а на входы разрешения приема информации приемного 2 и передающего регистров — сигнал раз30

A$

55 решения приема-информации с выхода элемента И 22.

Под действием этих сигналов информация с и-байтногопередающего регистра 1 передается вп-байтный приемный регистр 2.С целью контроля передачи информации содержимое каждого байта

1;.(х=1,...,п) передающего регистра сворачивается в соответствующем блоке 31 свертки по модулю два; который формирует значение контрольного разряда а„ . После приема информации в регистр 2 содержимое каждого его байта 2; сворачивается в соответствующем блоке 4; свертки по модулю два, который формирует значение контрольного разряда Ъ;. Одноименные j-e разряды всех байтов передающего регистра 1 сворачиваются блоком 5„ свертки по модулю два, формирующим значение контрольного разряда с, а одноименные j-e разряды всех байтов приемного регистра 2 сворачиваются блоком

6„ свертки по модулю два, формирующим значение контрольного разряда dJ (j=1,...,m). !

Кроме того, относящиеся к р-й диагонали разряды передающего регистра 1 сворачиваются блоком 7р свертки по модулю два, формирующим значение контрольного разряда S<, а относящиеся к р-й диагонали разряды приемного регистра 2 сворачиваются блоком 8р свертки по модулю два, формирующим значение контрольного разряда г (р=1. ..,и).

Сформированные значения контрольных разрядов а, и Ъ; поступают на входы i-го сумматора 10 по модулю два, значения с и dJ — на входы 1-го

=умматора 11 по модулю два, а значения контрольных разрядов s и гр на вхоцы р-го сумматора 12 по модулю два блока 9 сравнения. В последнем с помощью сумматоров по модулю два

) производится попарное сравнение значений контрольных разрядов а и о с", и d s< и г и формируются значения сигналов х °, z у по формулам

1 где 4 - символ операции сложения по модулю два.

При отсутствии ошибок в принятой в регистр 2 информации значений контрольных разрядов попарно совпадают, значения сигналов х"(i=1,. ° .,и), к;(1=1,...,m) и у (р=1,...,n) равны нулю, нулевые сигналы х„, z и у

1242960 поступл,т на входы элементов ИЛИ-HE !

6, †!бз соответственно и выходов этих элементов единичные сигналы поступают на входы элемента И !9, на выходе которого формируется единичный сигнал, поступающий на первый вход элемента ИЛИ 21 и на вход элемента ЦЕ 20. На выходе элемента HE 20 формируется нулевой сигнал, свидетельствующий об отсутствии ошибок в принятой информации. Единичный сигнал с выхода элемента ИЛИ 2! поступает на первый вход элемента И 22, на выходе которого формируется сигнал разрешения приема информации при поступлении синхроимпульса на второй вход элемента И 22.

Если при передаче информации возникает ошибка любой кратности, то значения одной или нескольких.пар контрольных разрядов не совпадают, на выходе одного или нескольких сумматоров по модулю два формируются единичные сигналы, которые поступают на входы элементов ИЛИ-НЕ 16„—

16 . В результате на выходе одного или нескольких элементов ИЛИ-НЕ 16„—

I63 формируются нулевые, сигналы, которые поступают .на входы элемента

И 19 и обеспечивают формирование на выходе 25 единичного сигнала обнаружения ошибки. При этом на первом входе элемента И 22 действует нулевой сигнал, который запрещает формирование сигналов разрешения приема информации до тех пор пока ошиб1 ка не будет откорректирована. Коррекция ошибок осуществляется путем.инвертирования триггеров тех разрядов приемного регистра, в которые приняты искаженные данные. После коррекции ошибок сигнал обнаружения ошибки на выходе 25 равен нулю, на выходе . элемента И 22 формируется сигнал разрешения приема и передача информации из регистра 1 в регистр 2 продолжается, При отсутствии ошибок и при установке устройства в исходное состояние счетчик 23 по модулю четыре устанавливается в нулевое состояние единичным сигналом, .формируемым на выходе элемента ИЛИ 21.

При возникновении некорректируемой ошибки счетчик 23 по модулю четыре после трех тактов коррекции в следующем такте формирует сигнал некорректируемой ошибки, На временной диаграмме (фиг. 3) обозначены: 0 — работа устройства при отсутствии ошибок; 1 — работа устройства при возникновении однократной ошибки; 2 — двукратной ошибки; 3 — трехкратной ошибки; 4 некорректируемой ошибки.

Ф о р м ул а и з о б р е т е н и я

I. Устройство для контроля принимаемой информации, содержащее и-байтный передающий регистр, и-байтный приемный регистр, 2п побайтных блоков свертки по модулю два, 2ш поразрядных блоков свертки по модулю два, блок сравнения, содержащий две группы сумматоров по модулю два, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы пбайтного передающего регистра соедиI5

20 иены с соответствующими информационными входами п-байтного приемного регистра, выходы и-байтного приемного регистра — с соответствующими группами входов и побайтных блоков свертки.по модулю два первой группы, выходы которых соединены с первыми входами соответствующих и сумматоров по модулю два первой группы, выходы, и-байтного передающего регистра под25

30 ключены к соответствующим группам входов и побайтных блоков свертки по модулю два второй группы, выходы которых соединены с вторыми входами соответствующих п сумматоров по моду35 лю два первой группы, выход )-го разряда всех байтов передающего регистра соединен с входом соответствующего поразрядного блока свертки по модулю два первой группы (,)=1,...,m), выходы

40 поразрядных блоков свертки по модулю два первой группы соединены с первыми входами соответствующих m сумматоров по модулю два второй группы, выход

j-ro разряда всех байтов приемного

45 регистра соединен с входом соответствующего поразрядного блока свертки по модулю два второй группы, выходы поразрядных блоков свертки по модулю два второй группы соединены с вторыми ъходами соответствующих сумматоров по модулю два второй группы, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности принимаемой информации путем коррекции двух- и трехкратных ошибок, в него введены две группы m-входовых диагональных блоков свертки по модулю два, причем блок сравнения содержит третью груп1243960 пу из и сумматоров по модулю два, три элемента ИЛИ-НЕ, пять элементов И, первую, вторую и третью группы элементов ИЛИ, элемент НЕ, элемент .HJIH, генератор синхроимпульсов, счетчик по модулю четыре, причем входы р-х диагональных блоков свертки по модулю два первой и второй групп (р=1,...,n-l) соединены с выходами lg (i, j)-х разрядов соответственно передающего и приемного регистров, где

i=1,...,n, j=(i+p)Mop п и (n) мод п=п, входы и-х диагональных блоков свертки по модулю два первой и второй групп соединены с выходами (i

J ) — х разрядов соответственно передающего и приемного регистров (i=1 ...,п; i=) ), выходы и диагональных блоков свертки по модулю два первой О и второй групп соединены соответственно с первыми и вторыми входами соответствующих п сумматоров по модулю два третьей группы, выходы сум- маторов по модулю два первой, второй .и третьей групп соединены с первыми . входами элементов ИЛИ соответственно первой, второй и третьей групп и входами соответственно первого, второго и третьего элементов ИЛИ-НЕ, выходы первого, второго и третьего элементов ИЛИ-НЕ соединены с первыми входами соответственно первого, второго и третьего элементов И, входами четвертого элемента И и входами элемен 4) та ИСКЛЮЧАОЩЕЕ ИЛИ, выход которого соединен с вторыми входами первого, второго и третьего элементов. И, выходы первого, второго и третьего элементов И соединены с вторыми входами элементов ИЛИ соответственно первой, второй и третьей групп, выход четвертого элемента И соединен с входами элемента НЕ и первым входом элемента ИЛИ, выход которого соединен с первым входом пятого элемента И и входом установки в 0 счетчика по модулю четыре, выход которого является выходом сигнала некорректируемой ошибки устройства,. выход генератора синхроимпульсов соединен с вторым входом пятого элемента И, счетным входом счетчика по модулю четыре и входом синхронизации приемного регистра, группы входов коррекции которого соединены с выходами элементов HJIH первой, второй и третьей групп, выход пятого элемента И соединен с входами разрешения приема информации передающего и приемного регистров, выход элемента HE является выходом сигнала ошибки устройства, вход установки в исходное состояние которого соединен с вторым входом элемента ИЛИ.

2. Устройство по и. 1, о т л ич а ю щ е е с .я тем, что приемный регистр содержит группу IK-триггеров, первую и .вторую группы элементов И, причем первые входы элементов И первой и второй групп объединены и являются входом разрешения приема информации приемного регистра, Б-входы

IK-триггеров группы соединены с выходами соответствующих элементов И первой группы, R-входы IK-триггеров группы соединены с выходами элемен- тов И второй группы, вторые входы которых и вторые входы элементов И первой группы образуют информационный вход приемного регистра, С-входы

IK-триггеров объединены и являются . входом синхронизации приемного регистра, первые, вторые .и третьи I- u

К-входы IK-триггеров группы образумит группу входов коррекции приемного регистра.!

242960

2с ! 4I

% М Ь .

Составитель И. Иваныкин

Редактор О. Юрковецкая Техред Q.Ãoðòâàô Корректор А. Обручар

Заказ 3706/48 Тираж 671 Подпинсое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4