Устройство для ввода информации

 

Изобретение относится к области вычислительной техники и может быть использовано при вводе информации. Цель изобретения - повьппение быстродействия .устройства достигается путем введения в устройство, содержащее счетчик , первый дешифратор 2, блок 3 памяти, коммутатор 4, генератор 7 импульсов и первую группу блоков элементов И 18, анализаторов 5, блоков 6 вычисления задержки, второго дешифратора 8, триггера 9, трех . регистров 10-12, элемента 13 сравнения , элемента И 14, трех блоков элементов И, блока элементов ИЛИ 19, элемента ИЛИ 20 с их связями эа счет сокращения поиска свободной области памяти. 2 з.п. ф-лы, 1 ил. (Л С ьэ ел со to 4;:

C01O3 COBETCHHX

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1259241

А1 (58 4 С 06 F 3/ 02

М;"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ!,- х АВтОРсиОму сВидетел1эстВу

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3875633/24-24 (22) 01.04.84 (46) 23. 09. 86, Бюл, У 35 (72) В. В. Мазаник (53) 681. 327. 21 (088. 8) (56) Патент США II 3662378, кл, G 06 3 3/02, опублик. 1972.

Авторское свидетельство СССР

У 993234, кл. G 06 F 3/02, 1983. (54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ (57) Изобретение относится к области вычислительной техники и может быть использовано йри вводе информации.

Цель изобретения - повьппение быстродействия .устройства достигается путем введения в устройство, содержащее счетчик 1, первый дещифратор 2, блок 3 памяти, коммутатор 4, генератор 7 импульсов и первую группу блоков элементов И 18, анализаторов

5, блоков 6 вычисления задержки, вто-. рого дешифратора 8, триггера 9, трех . регистров 10-12 элемента 13 срав« нения, элемента И 14, трех блоков элементов И, блока элементов ИЛИ 19, элемента ИЛИ 20 с их связями за счет сокращения поиска свободной области памяти. 2 з.п. ф-лы, 1 ил.

1259241

Изобретение отнЬсится к вычислительной технике и может быть исполь.зовано при вводе информации.

Цель изобретения " повышение быстродействия устройства °, На чертеже изображена схема пред. лагаемого устройства.

Устройство содержит счетчик 1, первый дешифратор 2, блок 3 памяти, коммутатор 4, анализаторы 5, блоки 6 вычисления задержки, генератор 7 импульсов, второй дешифратор 8, триггер 9, регистры 10-12 с первого по третий, элемент 13 сравнения, элемент И 14, с первого по третий блоки элементов И 15-17, первая группа блоков элементов И 18, блок элементов ИЛИ 19 и элемент ИЛИ 20, Анализатор 5 содержит первую и вторую группы регистров 21 и 22, первый и второй регистры 23 и 24, счетчик 25, первый и второй дешифраторы 26 и 27, узел 28 триггеров, первый и второй компараторы 29 и 30, с первой но третью группы элементов

И 3 1-33, четвертый, третий, второй и первый элементы И 34-37, элемент

38 задержки, второй, третий, четвертый и пятый элементы ИЛИ 39-43, Блок вычисления задержки содержит с первого по четвертый регистры 4447, первый и второй сумматоры 48 и

49, вычитатель 50 и элементы И 51.

Блок памяти содержит группу регистров 52, коммутатор содержит группу регистров 53 и элемент ИЛИ 54.

Устройство содержит также входы, выходы группы входов и выходов 55—

67, Устройство работает следующим образом.

В исходном состоянии счетчики I и 25, триггеры 9, узел 28 триггеров и регистры, 10 1 1, 12, 23, 24, 44, 45, 46 и 47 обнулены, все триггеры регистров 52 находятся в единичном состоянии, По входам 60 в регистры

22 заносятся коды размеров свободных кусков памяти, а по входам 59 в регистры 21 — коды соответствующих им начальных адресов, Операционная система по входу 62 устройства в регистр 12 записывает код размера требуемого куска памяти на магнитнсч барабане, а по входу

58 устанавливает в единичное состоя-ние триггеры узла 28 тех магнитных барабанов (МБ), на которых имеются

10 l5

45 свободные куски памяти требуемого размера (указанную информацию операционная система получает из грубой таблицы свободной памяти МБ) ° По

К-му (K=l,п, где n — количество кусков свободной памяти на МБ) входу 61 в регистр 24 заносится код емкости всего МБ (т,е, превышающий размер любой дыры), Триггер узла 28 разрешает прохождение импульсов с генератора 7 на счетный вход счетчика 25. В результате производится последовательный анализ содержимого регист- ров 22. Содержимое К-ro регистра 22 поступает на первый вход компаратора 29, на второй вход которого поступает содержимое регистра 12. Если размер К-го свободного куска МБ (в К-м регистре 22) равен или превышает требуемый (в регистре 12), то на выходе компаратора 29 появляется единичный сигнал, который разрешает поступление содержимого К-го регистра 22 на первый вход компаратора 30, на второй вход которого подается содержимое регистра 24, Как только найден первый К-й свободный кусок памяти (из К-го регистра 22}, удовлетворяющий требуемому запросу (из регистра 12), на выходе компаратора 30 появляется единичный сигнал, показывающий, что содержимое

К-го регистра 22 меньше, чем содержимое регистра 24 (поскольку первоначально в нем записан максимально возможный код — код емкости МБ). Прн этом сигнал на выходе элемента ИЛИ 43 разрешает запись кода К из счетчика

25 в регистр 23 и содержимого К-го регистра 22 в регистр 24.

Затем, начиная c (K+I)-ro куска свободной памяти, производится поиск такого f-ro (f > К) куска свободной памяти, который удовлетворяет требуемому запросу и имеет размер меньший, чем К-й. Тогда код размера

P.-ro куска памяти записывается в регистр 24, а в регистр 23 записывается код 1 из счетчика 25, Описанный процесс продолжается до тех пор, пока не будут просмотрены все свободные куски памяти на МБ. .При этом в регистре 23 хранится код

L номера куска памяти, наиболее подходящего к заданному. На и -м выходе дешифратора 26 появляется единичный сигнал, который через элемент 38 задержки разрешает подачу кода L из

1259 регистра 23 на вход дешифратора 27.

Тогда разрешается запись кода начального адреса L-ro свободного куска памяти иэ L-го регистра 21 в регистр 47 соответствующего блока 6 вычисления задержки, Сигнал с выхода элемента 38 задержки обнуляет триггер узла 28, счетчик 25, регистры

23 и 24 и поступает на выход 67 устройства. Данный сигнал указывает íà >0 то, что с i-м МБ найден наиболее подходящий кусок памяти, а его начальный адрес А„; в качестве результата работы i-го анализатора 5 памяти на

МБ выдается на регистр 47. i-ro блока 15

6 вычисления задержки.

Операционная система записывает в i-й блок б вычисления задержки соответственно по входу 55 в регистр 44 код адреса текущего А ; состояния 20 магнитных головок, по входу 56 в ре.гистр 45 код числа Аш слон, запланированных для записи при вращении

МБ от Ап до А«, по входу 57 в регистр 46 код количества слов А;, 25 которые проходят под магнитными головками при холостом вращении МБ за время записи А„;, Тогда на выходе вычитателя 50 появляется код задержки

Ay),, = (А«, +А," ) ° (Ап +А д, ), равный 30 коду числа слов, которые проходят под магнитными головками МБ при его вращении от А, до Ан, при заданных

А ; и А„; . Таким образом, i-м блоком 6 вычисления задержки экстрапо35 лируется относительное время задержки на вращение МБ от адреса А; до

Ан.,с учетом запланированных на этом промежутке записей (чтений) с i-го

МБ. Код Ау ; записывается в i-й ре- 40 гистр 52 группы, Одновременно с запис.ю информации в регистры 44 — 46 по входу 64 устройства триггер 9 устанавливается 45 в единичное состояние, и разрешается прохождение импульсов с генератора 7 на счетный вход счетчика 1. В результате производится последовательный анализ содержимого регистров 50

52 группы для определения номера МБ, обеспечивающего минимальную задержку записи i =arg min jA1aq,) . Со-. держимое i-ro регистра 52 группы поступает на первый вход элемента 13 %$ сравнения, на второй вход которого подается содержимое регистра 10 (куда первоначально по входу 63 уст241 1 ройства записывается код — все единицы).

Как только будет анализироваться

i-й регистр 52 группы с содержимым, отличным от кода все едичицы I...l на выходе элемента ИЛИ 20 разрешается запись кода i иэ счетчика 1 в регистр 11.

Затем начиная с (i+1)-го МБ производится поиск такого „ -ro (j ) i)

МБ, для которого Ард < А щ

Тогда А р > записывается в регистр

10, а в регистр 11 — код j из счетчика 1.

Описанный процесс продолжается до тек пор, пока не будут проанализированы все МБ. При этом s регистре !1 хранится код номера МБ, обеспечива-. ющего минимальную задержку начала записи. На (М+1)-м выходе дешифратора 2 появляется сигнал, который

4 разрешает подачу кода i из регистра

11 иа вход дешифратора 8. Прн этс r разрешается выдача на выход 65 устройства кода А„; начального адреса свободного куска памяти на i" -м (выбранном) МБ. Этот код сопровождается сигналом на выходе 66 устройства, свидетельствующем об успешном окончании устройства, Этот сигнал. также обнуляет счетчик 1, триггер 9, регистры 10 — 12 и 44 - 47, все триггеры регистров 52 группы устанавливает в единичное состояние. На этом работа устройства заканчивается.

Таким образом, устройство выделяет начальный адрес наиболее подходящего куска свободной памяти иа магнитном барабане, обеспечивающем минимальную задержку начала записи информации.

В связи с тем, что изобретение сокращает среднее время для выделения внешней памяти Т, проведем сравнительный анализ по указанному крите-. рию

Т=тн+ТМ, где Т„ — время поиска наиболее подходящего куска свободной памяти на i-м МБ;

Т вЂ” время поиска МБ, обеспечивающего минимальную задержку начала записи.

Для предлагаемого устроиства (работа анализатора 5) Т„ = пК, где иколичество свободных кусков МБ; Г— период повторения импульсов с генератора 7, Т„,1= Nf .

1259241 и

Для известного устройства Т := в l1 н

= hap, Т,р = Mtpp, где t =3 Г/4/ - в время выполнения операций сравнения. н

Относительный выигрьпп при исполь- в

nfrq зовании изобретения составит Т = 5 в

3 раза ° в

Таким образом, использование изо- р бретения н вычислительных комплексах позволит сократить время для поиска н области памяти в 3 раза. Это, в свою 1О л очере,ць, приводит к сокращению сисв темных потерь на управление файлами ч и повышению производительности вы- р числительных комплексов в целом. в!

5 формулаизобретения

1. Устройство для ввода информации, содержащее генератор импульсов, первый дешифратор, счетчик, коммутатор, первую группу блоков элементов

И и блок памяти, выходы которого подключены к информационным входам коммутатора, управляющие входы которого соединены с выходами первого дешифратора, выходы счетчика подключены к входам первого дешифратора, выходы первой группы блоков элементов И являются группой информационных выходов устройства, о тл ич аю ще е с я

ЗО тем, что, с целью повышения быстродействия устройства, в него введены анализаторы, блоки вычисления задержки, второй дешифратор, триггер, три регистра, элемент сравнения, элемент ИЛИ, три блока элементов И, элемент ИЛИ, блок элементов ИЛИ, первый установочный вход триггера является первым управляющим входом устройства, выход соединен с первым входом элемента И, второй вход кото40 рого объединен с тактовыми входами анализаторов и подключен к выходу генератора импульсов, а выход — к счетному входу счетчика, выход комму45 татора соединен с первым входом элемента сравнения и с первым входом первого блока элементов И, второй вход которого подключен к выходу элемента сравнения, второй вход которого подключен к выходу первого регистра, стробирующий вход которого соединен с выходом блока элементов

ИЛИ, одни входы которого являются первой группой управляющих входов устройства, а другие объединены с входами элемента ИЛИ и подключены к выходам первого блока элементов И,,выход элемента ИЛИ соединен с первым

Ь ходом второго блока элементов И, торой вход которого подключен к одому из выходов счетчика, выходы перого дешифратора соединены с первым ходом третьего блока элементов И, с торым установочным входом триггеа, с установочным входом счетчика, о стробирующими входами первого, торого и третьего регистров, управяющими входами блока памяти, с перыми управляющими входами блоков ныисления задержки, один выход дешифатора является первым управляющим

ыходом устройства, выходы второго блока элементов И подключены к информационным входам второго регистра, выходы которого соединены с другими входами третьего блока элементов И, выходы которого подключены к входам второго дешифратора, выходы которого соединены с первыми входами первой группы блоков элементов И, вторые входы которых подключены к первым информационным выходам блоков вычисления задержки, вторые информационные выходы которых подключены к информационным входам блока памяти, входы третьего регистра являются ин-. формационными входами первой группы устройства, а выходы подключены к информационнь1м входам первой группы анализаторов„ вторые и третьи группы информационных входов анализаторов являются второй и третьей группой информационных входов устройства, первые и вторые управляющие входы анализаторов — второй и третьей группами управляющих входов устройстна, первые выходы анализаторов являются группой управляющих выходов устройства, первые и вторые выходы анализаторов подключены к вторым и третьим управляющим входам блоков вычисления и задержки, информационные входы группы которых являются информационными входами устройства четвертой группы, 2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок вычисления задержки содержит четыре регистра, два сумматора, вычитатель, элементы И, информационные входы регистров с нерного по четвертый .являются информационными входами группы и третьим управляющим входом блока, стробирующие входы — первым управляющим входом блока, а выходы

1 соответственно подключены к первым и вторым входам первого и второ1259

Составитель И. Алексеев

Редактор 0. Юрковецкая Техред Л.Сердюкова Корректор В. Бутяга

Заказ 5121/45 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб,, д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 го сумматора, выходы которых соединены с входами вычитателя, выходы которого соединены с одними входами элементов И, выходы которых и выходы четвертого регистра являются вторым и первым информационными выходами блока, а другие входы элементов И являются вторым управляющим входом блока, 3. Устройство по п. 1, о т л и — 10 ч а ю щ е е с я тем, что анализатор содержит две группы регистров, два регистра, счетчик, два дешифратэра, узел триггеров, два компаратора, три группы элементов И, четыре элемен- 15 та И, элемент задержки, пять элементов ИЛИ, входы первой группы первого компаратора и входы регистров первой и второй групп являются с первой па третью группами информационных 20 входов анализатора, первые установочные входы узла триггеров и первый вход первого элемента ИЛИ являются первым и вторым управляющими входами .анализатора, первый вход первого 25 элемента И является тактовыми входом анализатора, выход элемента задержки и выход второго элемента ИЛИ являются первым и вторым выходами анализатора, выходы регистров первой З0 группы подключены к одним входам элементов И первой группы, выходы которых подключены к входам второго элемента ИЛИ, выходы первого дешифратара соединены с входами элемента за-, держки и с одними входами элементов

И второй группы, выходы элемента задержки подключены к первому входу второго элемента И н к управляющему входу первого регистра, выходы кото-,щ рого соединены с вторым входом второ241 8 го элемента И, а информационный входс выходом третьего элемента И, одни входы которого объединены с входами первого дешифратора и соединены с выходами счетчика, другие объединены с информационными входами второго регистра и подключены к выходу второго элемента ИЛИ, выход узла триггеров соединен с первым входом первого элемента И, выход которого подключен к счетному входу счетчика, установочный вход которого, объединенный с установочным входом узла триггеров, подключен к выходу элемента задержки, выходы второго дешифратора соединены с другими входами элементов И первой группы, входы — с выходом второго элемента И, другие входы элементов И второй группы подключены к выходам регистров второй группы, выходы — к одним входам элементов И третьей группы и входам третьего. элемента ИЛИ, выходы которого соединены с второй группой входов пер-! ваго компаратора, выход которого подключен к другим входам элементов

И третьей группы, выходы которых соединены с входами четвертого элемента ИЛИ, выход которого подключен к первому входу второго компаратора и к первому входу четвертого элемента И, второй вход которого подключен к выходу компаратора, а выход соединен с входами пятого элемента ИЛИ и с вторым входом первого элемента ИЛИ, выход которого подключен к управляющему входу второго регист« ра, выход которого соединен с вторым входом второго компаратора, а установочный вход второго регистра соединен с выходом элемента задержки.