Устройство для отображения и хранения информации телевизионного изображения

 

Изобретение относится к устройству для отображения и хранения информации телевизионного изображения, использующему запоминающее устройство , к которому имеет доступ компьютер . Целью изобретения является повышение быстродействия. Устройство для отображения и хранения информации телевизионного изображения использует память, доступную для компьютера , в котором память содержит элементы динамической памяти с произвольным порядком обращения, организованные в блоки памяти, обращение к которым производится в последовательные циклы. Адресные входы запоминаюпщх элементов управляются адресным генератором через блок модификации адреса и коммутатор адреса. Блок модификации адреса модифицирует адреса изображения, формируемые адресным генератором, в соответствии с требованиями к адресам со стороны блоков памяти. Коммутатор адреса соединен одновременно с предопределенными адресными линиями адресного генератора и адресными линиями блока сопряжения, обеспечивая соединение с компьютером. Информационная шша памяти соединена с коммутатором информации, выходы ко-. торого соеднинены с преобразователем параллельного кода в последовательный , роль которого выполняет регистр сдвига, и с мультиплексором блока сопряжения. Управление коммутаторами адреса и информации осуществляется посредством младших значащих битов адресов по горизонтали. Благодаря специфичности управления часть блоков памяти оказьюается постоянно соединенной с компьютером, а другая их часть - с отображающим устройством (дисплеем), и эти соединения циклически изменяются. Этот способ управления обеспечивает постоянное обновление динамических памятей с произвольным порядком обращения, и устройство оказьшается в состоянии квазипостоянного соединения с дисплеем и компьютером. 7 ил. I СО to sj (;о см

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 С 06 F 13/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H flATEHTÓ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3370150/24-24 (86) РСТ/EIU 81/00022 (07.05,81) (22) 25.12.81 (31) 1110/80 (32) 07.05.80 (33) HU (46) 15.12.86. Бюл. № 46 (7 I) Самиташтехникай Координациош

Интезет (HU) (72) Жужа Сенеш и Бела Эндреди (HU) (53) 681.325(088.8) (.56) Патент CIIIA № 3818459, кл. G 06 F 13/06, опублик ° 1974.

Авторское свидетельство СССР № 189621, кл. С 06 F 11/14, 1965. (54) УСТРОЙСТВО ДЛЯ ОТОБРАЖЕНИЯ И

ХРАНЕНИЯ ИНФОРМАЦИИ ТЕЛЕВИЗИОННОГО

ИЗОБРАЖЕНИЯ (57) Изобретение относится к устройству для отображения и хранения информации телевизионного изображения, использующему запоминающее устройство, к которому имеет доступ компьютер. Целью изобретения является повьппение быстродействия. Устройство для отображения и хранения информации телевизионного изображения использует память, доступную для компьютера, в котором память содержит элементы динамической памяти с произвольным порядком обращения:, организованные в блоки памяти, обращение к которым производится в последовательные циклы. Адресные входы запоми„„SU „„1277910 А 3 нающих элементов управляются адресным генератором через блок модификации адреса и коммутатор адреса. Блок модификации адреса модифицирует адреса изображения, формируемые адресным генератором, в соответствии с требованиями к адресам со стороны блоков памяти. Коммутатор адреса соединен одновременно с предопределенными адресными линиями адресного генератора и адресными линиями блока сопряжения, обеспечивая соединение с компьютером.

Информационная шина памяти соединена с коммутатором информации, выходы ко-. торого соеднинены с преобразователем параллельного кода в последовательный, роль которого выполняет регистр сдвига, и с мультиплексором блока сопряжения. Управление коммутаторами адреса и информации осуществляется посредством младших значащих битов адресов по горизонтали. Благодаря специфичности управления часть блоков памяти оказывается постоянно соединенной с компьютером, а другая их часть — с отображающим устройством (дисплеем), и эти соединения циклически изменяются. Этот способ управления обеспечивает постоянное обновление динамических памятей с произвольным порядком обращения, и устройство оказывается в состоянии квазипостоянного соединения с дисплеем и компьютером. 7 ил.

1277910

Изобретение относится к устройствам для отображения и хранения информации телевизионного изображения (кадра), использующим запоминающие устройства, к которым имеет доступ компьютер.

Целью изобретения является повышение быстродействия за счет того„ что время обращения компьютера существенно короче длительности телевизионной строки, посредством чего достигается высокая скорость информационного потока на и от-компьютера, т.е. длительность полного описания изображения (кадра) становится короче.

На фиг, 1 схематично представлен экран монитора (электронно-лучевой трубки) с разложением по горизонтали и вертикали; на фиг. 2 — то же, с четырьмя наиболее значащими адресными битами; на фиг ° 3 — память, необходимая для описания видимой площади изображения (кадра); на фиг, 4 трансформация запоминающих областей; на фиг. 5 — блок-схема устройства; на фиг. 6 — схема блока модификации адреса; на фиг. 7 — схема устройства с вариантом исполнения блока памяти.

Устройство (фиг. 5) содержит центральный тактовый генератор 1, блок

2 синхронизации, адресный генератор

3, блок 4 сопряжения, коммутатор 5 адреса, мультиплексор 6, блок 7 модификации адреса, блок 8 памяти, блок 9 управления памятью, коммутатор 10 информации, .регистр 11 сдвига,цифроаналоговые преобразователи

12 и 13, адресную шину 14, управляющий вход 15 коммутатора адреса, информационную шину 16, вход 17 мультиплексора 6. Блок 7 содержит муль-, типлексор 18.

На фиг. 1 показана видимая площадь изображения экрана телевизионного монитора (электронно-лучевой трубки). Эту полезную отображающую площадь необходимо сопоставить с ассоциированной памятью. Если есть надобность сохранить стандартное отношение изображения 4:3 при почти идентичном разложении по горизонтали и вертикали, то соответствующие ячейки памяти надо сопоставить с каждой видимой растровой строкой, т.е. вертикальное разложение должно быть равно некоторой растровой линии. Во время обратного хода при сиене кадра. строt5

30 ки не видны, следовательно, количество видимых растровых строк оказыва,".ется меньше полного числа растровых строк в любом изображении, Если используется стандартное изображение в 625 строк, то эффективность использования иэображения оказывается достаточно высокой, когда емкость памяти соответствует 576 горизонтальным строкам„

Если принято фиксированное отношение 4:3 между вертикальным и гориэонтальным размерами изображения, горизонтальное разложение составляет

768, что равно максимальному числу вертикальных столбцов, которые можно отобразить на экране. Действительно, при выборе этого числа соблюдается соотношение 4:3, поскольку количество растровых точек в строке равно

768 = 12 х 64, а в столбце равно

576 =- 9 х 64.

Если не требуется обеспечение такого детального разложения, то без существенного изменения конструкции системы можно добиться вдвое более крупного разложения в обоих направлениях при вчетверо меньшей емкости памяти, в которой количество растровых точек в строке равно 384 =12х32, а в столбце равно 288 = 9 х 32.

Как показано на фиг. 1, 768 различимых состояний по горизонтали можно-определить посредством десяти двоичных адресов, и дополнительные десять двоичных адресов необходимы для определения 576 различимых состояний по вертикали. Девяти адресов недостаточно для определения всех состояний по вертикали, поскольку девять двоичных адресов могут определить максимум 2 =: 512 состояний, что меньше требуемого количества 576.

Каждая элементарная точка телевизионного монитора, обладающего памятью, определяется, следовательно, значениями десяти адресов по горизонтали и десяти адресов по вертикали. Предположим, что Х, Х,....X и Хэ обозначают адреса по горизонтали, У

У,,....У< и У9 — адреса по вертикали соответствующих элементарных растровых точек, среди которых наименее значащими адресами являются Хо и У а наиболее значащими — Х и У> .

На фиг. 2 представлена видимая площадь изображения, разбитая в горизонтальном направлении на 12 и в вер1277910

55 тикальном направлении на 9 элементар ных областей. Каждая из этих элементарных областей имеет прямоугольную форму и содержит 64 растровых точки в каждом из двух направлений, т.е всего 64 точки. Из принятия двоичной адресной системы следует, что внутри каждой из этих элементарных областей соответствующие растровые точки определяются наименее значащими шестью битами адресов по горизон-. гали и вертикали, т.е. адресам Х-,,,...,Х по горизонтали и адресами

У, У,,...,У, по вертикали . Выбор одной требуемой из этих элементарных областей обеспечивается заданием наиболее значащих четырех адресных битов. На фиг ° 2 вдоль верхнего и левого краев проставлены числовые значения адресов элементарных областей и ассоциированы с двоичными зна чениями соответствующих значащих че- тырех адресов Х6, Х, Х8 и У по гоРизонтали и адресов Уб ю У у по,вертикали. Если эти двоичные адреса считываются в виде двоичных чисел, то значения этих чисел являются координатами соответствующих элементарных областей.

На фиг. 3 аналогично фиг. 2 представлены элементарные области, каждая из которых содержит 64х64 точки, числовые значения элементарных областей также проставлены вдоль верхнего и левого краев полной площади.

Числам, являющимся адресами по вертикали, предшествуют двоичные значения .ассоциированного наиболее значащего бита Уз адреса по вертикали, 1

В силу того, что известные запоминающие устройства имеют целое число адресных входов, использование области памяти, описывающей площадь изображения с отношением 4:3, неэф- . фективно. Если адресация элементарных областей (каждая из которых содержит

64 точки) выполняется в предположении, что область является единичным объектом, то для каждого направления требуются четыре адресных бита, а из соответствующей запоминающей емкости, определяемой 16х16 таких единичных областей, только 9х12 областей содержат полезную информацию.

На фиг. 3 пунктирной линией отмечена половина всей запоминающей емкости, которая может быть адресована по вертикали посредством трех би° 5

f5

35 тов вместо требуемых четырех. На фиг. 4 такая область памяти позволяет осуществлять адресацию по вертикали посредством трех битов и по гори-, зонтали посредством четырех битов.

Такая память может быть реализована запоминающими устройствами, емкость которых составляет половину в сравнении с той, которая требуется для описания площади, представленной на фиг. 3. Названные выше три бита по вертикали фактически иллюстрируют использование девятибитного адреса по вертикали, поскольку полный адрес дополнительно содержит шесть наименее значащих адресных битов, которые необходимы для определения адреса внутри соответствующих элементарных областей.

Если сравнить фиг. 3 и 4, видно, что нижняя строка элементарных областей (т.е. последние 64 строки видимого изображения) опущена на фиг.4 °

Эта последняя строка областей может быть разбита на три поля: А, В и С, причем каждое из них ассоциировано с с информацией фактического изображения, требующей описания в памяти. На фиг. 4 видно, что поля А, В и С можно разместить в первых трех строках последних четырех горизонтальных областей. Адрес по горизонтали своими четырьмя битами может определить шестнадцать горизонтальных областей, из которых только двенадцать требуется для фактически существующих элементарных областей. Остающиеся последние четыре "пустые" ячейки памяти можно использовать для описания полей А,В и С. Как видно из фиг. 4, при при таком распределении последние четыре ячейки из последних пяти строк памяти остаются пустыми.

Между площадью изобрежения (фиг.2) и фактической запоминающей емкостью (фиг ° 4) можно установить соответствие посредством модифицированных адpecos. Адресация элементарных растровых точек выполняется по десяти горизонтальным и десяти вертикальным адресам, т.е. всего по двадцати адресам, и эти адреса определяют соответствующие растровые точки, когда устройство находится под управлением компьютера, Такой способ адресации весьма нагляден, т.е. адресацию можно просто проследить, а программы, построенные на таких адресах, просто про127 верить. Фактическая адресация памяти, однако, происходит лишь после модификации названных вьппе наглядных адресов, именуемых также адресами изображения.

Модификация адресов изображения осуществляется блоком модиАикации адреса (фиг. 6), содержащим мультиплексор, имеющий восемь входов и четыре выхода, а также управляющий выбором вход SEL управляемый битом У адреса по вертикали. Восемь входов получают биты Х и Х адреса по.гориэонтали м и биты Уб, У и У адреса по вертикали. С четырех выходов снимаются биты

Х и Х модифицированного адреса по

8 горизонтали и биты У и У> модифицированного адреса по вертикали.

Назначением блока модификации ад-, реса является преобразование элементарных полей А, В и С в полях памяти, представленных на фиг. 4.

При сравнении фиг. 3 и 4 видно, что когда бит У адреса по вертикали равен нулю (0) сканирование изображения (кадра) происхоидт в верхних восьми строках областей и нет йадобности в модифкации адресов.

Когда значение бита У адреса по вертикали становится равным "1", то требуется выполнение модификации, Как видно на фиг. 4, в последних четырех областях с адресами по горизонтали (справа) этой памяти наиболее значащие биты Х и Хв адресов по ro9 ризонтали имеют значение "1". Если во время адресной модификации в случае

У9 значение адресов Хя и X9 .изменяется на "1", то, таким образом, сформированные адреса определяют последние четыре области по горизонтали этой памяти, когда электронный луч сканирует поля А,В и С по девятой строке областей.

Для поля А характерно, что на протяжении его существования значения битов Х8 и Х> адресов по горизонтали оцинаково равны "0". Из этого. следует, что названная вьпне модификация адресов по горизонтали преобразует поле А в поле А (фиг. 4). Бит

У9 не участвует в формирования адреса этой памяти.

Во время сканирования поля В следует принять специальные меры, чтобы модифицированные адреса определяли поле В, показанное на фиг. 4. На ! фиг. 3 видно, что для поля В бит Хо

7910 6 а адреса по горизонтали имеет значение "1". На фиг. 4 модифицированное

I поле В имеет адрес по вертикали, в котором Уб = 1. Блок 7 модификации

5 адреса удовлетворяет это условие, обеспечивая равенство Х8 = Уб, если

У9 = 1.

Аналогично, когда электронный луч сканирует поле С, модифицированный

I адрес должен определять поле С, Для поля С истинным является то, что

Х9 = 1 (фиг. 3). В поле С должно удовлетворяться условие У = 1 ° Блок

7 обеспечивает удовлетворение этого условия.

Блок 7 модификации адреса изменяет наименее значащие шесть горизонтальных и вертикальных адресов

Х,,...Х и УО,...,Уп, посредством которых внутри соответствующих элементарных областей определяют ячейки памяти, ассоциированные с соответствующими растровыми точками. Адресной модификации не подвергаются адреса

Хб, Х и Х . Модифицированные адреса сведены в таблицу.

ЗО

Адрес изобра- Модифицирован- Условие жения ный адрес

Ха

Х

У 0

6 у (Х

У = 1

6

I у

Если используется блок модификации адреса, то наиболее значащий бит

У адреса по вертикали не передает9 ся для дальнейшего использования, 55 поскольку основная роль этого адресного бита заключается в должном управлении процессом модификации адресов. Это обьясняет, почему только девятнадцатибитные адреса следует!

777910 ассоциировать с адресными входами фактической памяти при общем числе адресов изображения 20. При использовании двадцати адресов изображения работа и программирование остаются простыми для выполнения и визуального контроля, при этом модификация адресов экономит половину от требующейся запоминающей емкости.

Центральный тактовый генератор 1 (фиг. 5) формирует тактовые импульсы с частотой следования около 15 кГц, адресный генератор 3 в ответ на тактовые импульсы формирует адреса по горизонтали и вертикали, необходимые для адресации памяти. Адресная шина

14 содержит адресные линии, по котоРым пеРедаются адреса Х,...,Х9 по горизонтали и адреса У,,...,У по вертикали. Блок 2 синхронизации фор- 20 мирует синхронизирующие импульсы для телевизионного монитора, которые привязаны по фазе к адресам изображения и смешиваются с выходными видеосигналами, формируемыми устройством, с целью создания стандартной последовательности составного видеосигнала.

Коммутатор 5 адреса состоит из ЗО небольшого числа ("один из двух") мультиплексоров. Выход коммутатора

5. адреса в зависимости от логического значения управляющего сигнала, поступающего на его управляющий вход 35

15, формирует логические значения сигналов, управляющих либо первой, либо второй группой входов ° Вторые входы коммутатора 5 адреса соединены .с внешним компьютером или термина- щ лом (не показан). Отображающий монитор и компьютер поочередно получают доступ к блоку 8 памяти устройства.

Способ адресации блока 8 памяти аналогичен для обоих из этих случаев. 45

Адреса отображаемых растровых точек всегда определяются состоянием ад-. ресной шины 14 адресного генератора

3. Обращение к памяти, инициируемое внешним компьютером, определяется ад-5р ресом, пересылаемым от компьютера через блок 4 сопряжения. С целью различения адресов, поступающих от компьютера, и нормальных адресов изображения компьютерные адреса по горизонтали и вертикали обозначены АХ, АХ2 AX9 и АУ1 ь КМг °,АУ9, Компьютер имеет доступ к памяти только в,определенные рабочие фазы, которые выполняются соединением входа "Разрешен доступ по адресу" блока 4 сопряжения с одной из адресных линий, например с линией Х> адресов по горизонтали адресного генератора 3.

Блок 9 управления памятью задает блоку 8 памяти должные режимы работы (режим записывания или режим считывания). В рабочем режиме, когда между коммутатором 10 информации и телевизионным монитором установлена связь, коммутатор 10 подсоединен непосредственно к промежуточной памяти, Rоторая может быть реализована в предпочтительном варианте в виде регистра 11 сдвига, управляемого по линиям наименее значащих адресов (Х, Х1, Х и Хэ) по горизонтали и выполняющего преобразование параллельного кода в. последовательный.

Последовательный выход регистра 11 сдвига соединен с цифроаналоговым преобразователем 13, который выдает на свой аналоговый выход считанные из памяти величины в форме аналогового напряжения.

Устройство упрощает считывание внешних видеосигналов из блока 8 памяти, В этом случае подходящие схемы

{не показаны) обеспечивают то, что видеосигналы, подлежащие записыванию, поступают синхронно с адресами по горизонтали и вертикали этого устройства. По аналоговым сигналам, поступающим на вход "Видеосигнал", аналогоцифровой преобразователь t2 формирует цифровые сигналы, поступающие на последовательный вход регистра 11 сдвига.

Режим записывания устанавливается компьютером через блок 4 сопряжения и блок 9. В этом случае информация, входящая в последовательной форме в регистр 11 сдвига, может быть записана через коммутатор 10 информации в параллельной форме в блок 8 памяти, получающий сигнал "Записывание разрешено".

На протяжении периодов обращения компьютера другая выходная группа коммутатора 10 информации работает как продолжение информационной шины 16.

Эта выходная группа состоит из совокупности параллельных битовых линий, соединенных с входами мультиплексора

6. Последний имеет управляющий состоянием вход 16, и логическое состояние последнего определяет выбор вхо9 127791 да, который подсоединяется к информационной линии блока 4 сопряжения, Названное выше соединение между информационной линией и информационной шиной 16 предназначено для обеспечения двунаправленной передачи информации, благодаря чему компьютер способен выполнять записывание и считывание из блока 8 памяти.

Предлагаемое устройство может t0 запоминать шесть битов информации по каждому адресу. Это означает, что память составлена из шести запоминаю ющих элементов, управляемых параллельно, и эти элементы, соединенные с информационной шиной 16, могут передавать сигналы, соответствующие выходной информации длиной в шесть битов. Согласно шестибитовой информационной единице цифроаналоговый пре6 образователь 13 может обеспечить 2

= 64 ступеньки градации или, если используется цветной дисплей, 64 различных цвета на экране монитора. В последнем случае стандартный RGB сигнал должен быть сформирован по выходному сигналу цифроаналогового преобразователя 13.

Устройство работает следуюшим образом.

ЗО

При соблюдении условий, описанных выше (фиг. 1-4), во время сканирования каждой телевизионной растровой строки может быть отображено 768 растровых точек (если используется по- 35 вышенная степень разложения). Что касается видимой части растровой строки, то длительность каждой раст.ровой точки составляет около 66 нс.

Длительность периода тактовых импуль- 4ц сов, формируемых центральным тактовым генератором 1, составляет около 66нс, и по этим тактовым импульсам адресный генератор 3 формирует адреса по вертикали и горизонтали. 45

Адреса по горизонтали формируются подходящим делением тактовых импульсов на последовательные степени числа 2, и длительность периода адреса Х по горизонтали равна длительности тактовых импульсов.

В динамических памятях с произвольным порядком обращения запоминающие элементы представляют собой конденсаторы. Потери в этих конден, саторах необходимо компенсировать, по крайней мере, по истечении каждого периода в 2 мс. Эта операция на10 зывается восстановлением (обновлением), Если обновления по истечении периода в 2 мс не происходит, то записанная информация оказывается утерянной. Адресующая система спроектирована таким образом, что первая половина адресных битов используется по сигналу "Стробирование адресов строки", обозначенному RAS, и вторая половина используется по сигналу Стробирование адресов столбцов, обозначенному GAS, Для обновления достаточно, чтобы первая половина адресных битов была использована либо для записывания, либо для считывания в повторяющиеся интервалы, которые короче

2 мс.

Количество адресных входов дина мической памяти с произвольным поряд" ком обращения составляет половину числа битов, необходимых для их полной адресации. Полная адресация происходит в два последующих момента.

На первом шаге совместно с установкой сигнала RAS т.е. первой группы из смеси адресных битов, и на втором шаге совместно с CAS-сигналом вторая группа из семи адресных битов должна подсоединяться к адресным входам.

Сигнал лЗаписывание разрешено" можно устанавливать совместно с формированием CAS-сигнала. Если сигнал "Записывание разрешено" отсутствует, уста= навливается режим считывания. Вслед за установкой адреса по истечении определенной задержки оказывается доступной считываемая информация, и в режиме записывания информация вводится (в память) после истечения соответствующей задержки, отсчитываемой после установки адреса. Эта задержка составляет значительную часть длительности обращения к динамической памяти и обычно равна 150-300 нс.

Стоимость динамической памяти возрастает с укорочением длительности обращения. При использовании известных интегрированных компонентов удельная стоимость памяти на единицу хранимой информации минимальна, если применять динамические памяти с накопительными емкостями 16Кх1 битов, предпочтительно 64Кх1 битов.

Ниже описана работа предпочтительного варианта осуществления устройства для случая, когда память 180 составлена из нескольких динамичес1277910

12 ких памятей с накопительной емкостью

16Кх1 битов, адресуемых параллельно.

Для адресации памяти с такой емкостью требуется 14 битов.

На выходе адресного генератора

3 формируются адреса Хо, Х,,...,Х9 по гориз бнтали и адреса У, У,,..., У по вертикали (всего двадцать адресов). Каждая адресная комбинация поставлена в соответствие с элементарными растровыми точками в видимой площади изображения.

Из двадцати входных адресных линий блок 7 модификации адреса беспрепятственно пропускает сигналы только по девятнадцати, поскольку именно столько битовых линий оказывается достаточным для адресации заданного числа 768х576 растровых точек.

Динамические запоминающие элементы, образующие блок 8 памяти, можно адресовать посредством 14 битов. Остальные пять адресных линий нельзя непосредственно использовать для адресации этой памяти. Если блок 8 памяти составлен из 2 = 32 запоми5 нающих элементов и каждый обладает накопительной емкостью 16Кх1 битов, то остальные пять битов следует использовать для выбора заданного запо- З0 минающего элемента.

Ниже описано выполнение устройства, в котором считывание из памяти для отображающего монитора происходит синхронно со сканированием элек- 35 тронного луча, обновление запоминающих элементов производится внутри заданных максимальных периодов длительностью 2 мс и в то же время компьютер обладает свободным доступом 40 ко всем ячейкам памяти.

На фиг. ? иллюстрируется схема устройства с вариантом исполнения блока 8 памяти. Предположим, в каж- 45 дой растровой точке хранится лишь один бит; Если большее количество информации должно храниться для соответствующих растровых точек, необхОдимО увеличить кОличестВО запОми 50 нающих элементов.

Запоминающие элементы блока 8 памяти сгруппированы в два блока:

8 а и 8g, каждый из которых содержит паРу гРупп запоминающих элементов, причем каждая группа содержитпо восемь элементов.

По принятомув телевиденйи правилу сканирования чередуЮщимися полукадрамй следует, что две соседних строки, которые располагаются рядом на видимом изображении, ассоциированы с раздельными полукадрами, следующими один за другим. Продолжительность каждого полукадра составляет 20 мс.

Если это сопоставить с адресами по вертикали, показанными на фиг. 1 и 2, видно, что значение "0" адреса Уо по вертикали определяет первые полукадры, а значение "1" этого адреса определяет вторые полукадры. В соот-, ветствующих запоминающих блоках 8а и

8в одна группа из восьми запоминающих элемейтов ассоциирована со значением Уд = О, а другая группа — со значением У = 1. Блок 9 организован таким образом, что в зависимости от значения У -он использует одну из этих двух групп. Внутри блоков шестнадцать запоминающих элементов соединены параллельно.

Поскольку адрес У используется для выбора требуемой группы запоминающих элементов, то остается лишь четыре адреса, которые должны быть распределены, поскольку соответствующие запоминающие элементы можно адресовать посредством четырнадцати битов.

Различие между соответствующими блоками 8а и 86 заключается в том, что блок 8а хранит информацию, ассоциированную с растровыми точками, обладающими адресом Х = 1 по гориЪ зонтали, в то время как второй блок

8 хранит информацию для точек, обладающих адресами Х = 0 по горизонтали. С точки зрения адресации блоки

8с1и 8Ь можно считать адресуемыми параллельно, хотя фактически коммутатор 5 адреса и коммутатор 10 информации подсоединяют соответствующие блоки поочередно к телевизионному монитору или блоку 4 сопряжения, соединенному с компьютером.

Если Х> = 1, коммутатор 5 адреса соединяет адресный генератор 3 через блок 7 q с адресными линиями верхнего блока 8а. В этом случае восемь запоминающих элементов считываются параллельно из. блока 8О1и считанная информация записывается в восемь параллельных ячеек регистра 11 сдвига через коммутатор 10 информации.

В то же время блок 4 сопряжения выдает адреса AX3= 0 на компьютер и коммутатор 5 адреса открывает адресные линии, идущие от блока 4 через

1277910

13 блок 7 на запоминающие элементы нижнего блока 86. Информационные линии запоминающих элементов блока 8 коммутируются коммутатором 10 информации с мультиплексором 6. 5

Когда значение Х изменяется на

"0", функциональные роли с необходимостью меняются, т.е. адресные и информационные линии верхнего блока

8g должны быть закоммутированы с бло- 10 ком 4 и нижний блок 8 в памяти должен быть закоммутирован с монитором.

Следовательно, эти блоки поочередно коммутируются либо с компьютером, либо с монитором в зависимости от состояния Х, и в течение каждого из этих подключений имеет место операция записи или считывания информации, что соответствует пересылке информации длиной в 8 битов. 20

Очевидно, описанная выше поочередная коммутация блоков может не выполняться, если отдельные блоки содержат шестнадцать параллельных запоминающих элементов, которые различа-. 25 ются в соответствии со значением У„ .

B таких случаях, однако, требуется одновременное выполнение коммутации и пересылки шестнадцати битов, а создание и согласование шин с высоким 30 количеством битов нежелательно (учитывая стоимость), При любом значении величин, представленных на фиг. 3, соответствую- 35 щие группы длиной в 8 битов оказываются присутствующими на параллельных входах сдвига регистра 11. Как следу.ет из принятого способа адресации, каждый период Х состоит из 8 полных <> периодов Х, Если регистр 11 сдвига тактируется импульсами частотой 2Хо (с временными периодами около бб нс), информация, записанная параллельно в регистр 11 сдвига, выдвигается в 45 цифроаналоговый преобразователь 13 (фиг, 5) и монитор получает обновленную информацию каждые 66 нс. Вместо регистра 11 сдвига можно использовать мультиплексор с восемью входами и одним выходом, если он будет устанавливаться адресами Х„, Х, и Х . Из названных выше четырех оставшихся адресных битов на управление выбором между блоками выделен один бит, например бит Х, и по-прежнему остающиеся три адресных бита используются для управления преобразованием из параллельного кода в последовательный, 14 выполняемым регистром 11 сдвига или мультиплексором, Поскольку блоки поочередно коммутируются с регистром

11 сдвига, соответствующие блоки оказываются доступными со стороны компьютера в каждый полупериод Х, Очевидно, если блок 8 памяти выбирается с большей запоминающей емкостью и более 14 битов выделяется для определения адреса в ней, тогда проблема распределения памяти значительно упрощается, поскольку еще меньшее количество адресных битов должно быть использовано для преобразования параллельного кода в последовательный, т.е. длина регистра сдвига может быть уменьшена.

Другой вариант осуществления можно предложить для случая, когда достаточно понижена степень разложения. При вдвое более крупном разложении в обоих направлениях (в сравнении с принятым выше эталонным) схема устройства (фиг. 7) может быть модифицирована так, что отпадает необходимость дублирования запоминающих элементов в блоках памяти, соответствующих значениям У0, поскольку оба полукадра содержат идентичную информацию, а также частота тактовых импульсов может быть снижена вполовину от значения, которое она имеет при детальном разложении. При такой модификации достаточно пересылать параллельно четыре бита вместо восьми от памяти и на нее. При таком pasложении необходимый объем памяти составляет, следовательно, одну четверть от объема необходимого при более крупном разложении.

Постоянное обновлечие динамических запоминающих элементов может быть обеспечено посредством рационального распределения 14 битов адресации памяти. Каждый адрес, выдаваемый совместно с RAS-сигналом, должен появляться внутри повторяющихся интервалов (периодов, которые короче 2 мс).

Из адресов по горизонали адреса Х, Х, Х и Х> не используются для непосредственной адресации запоминающих элементов. Остальные адреса изменяются в каждой линии, и в силу распределения модифицированных адресов (4 и 6) в линиях, ассоциированных с адресами Y> = 0 по вертикали, не каждое значение адреса Х по вертикали используется; кроме того, приме15

1277910 (6

Устройство для отображения и хранения информации телевизионного изображения, содержащее блок памяти, центральный тактовый генератор, адресный генератор, блок синхронизации, блок сопряжения, блок управления памятью, коммутатор адреса, блок модификации адреса и коммутатор информации, причем выход центрального так тового генератора соединен с входом адресного генератора, первый выход которого соединен с входом блока синхронизации, адресные. выходы группы выходов блока сопряжения соединены с первой группой информационных. входов коммутатора адреса, выход которого соединен с входом блока модификации адреса, выход которого соединен с адресным входом блока памяти, вход-выход которого соединен с первым информационным выходом-входом коммутатора информации, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро действия, оно содержит мультиплексор, регистр сдвига и два цифроаналогового преобразователя, причем вторая группа информационных входов коммутатора адреса соединена с адресными выходами группы выходов адресного генератора и с первым входом блока сопряжения, второй вход и выход которого соединены соответственно с выходом мультиплексора и первым входом блока управления памятью, второй вход которого соединен с вторым выходом адресного генератора, управляющие выходы группы выходов адресного генератора соединены с управляющими входами коммутатора адреса, коммутатора информации и регистра сдвига, тактовый вход которого соединен с первым выходом блока управления памятью, второй выход которого соединен с управляющим входом блока памяти, группа входов мультиплексора соединена с группой выходов блока сопряжения, а информационный вход-выход мультиплексора соединен с вторым информационным выходом-входом коммутатора информации, третий информационный вход-выход которого соединен с первым информационкение адреса Х нецелесообразно, поскольку только эти адреса можно использовать для осуществления обновления, которое производится в периоды менее 2 мс. Предпочтительное рас- g пределение фактических адресов памяти представлено ниже для запоминающих элементов емкостью 16Кх1 битов каждый ° Адреса памяти, устанавливаемые совместно с RAS-сигналами, следу- 10 ющие: Х4 ° Х, Хб, Х H У, У, Уэ, Из этих адресов адреса по горизонтали могут принимать любое комбинаторное значение в каждой телевизионной строке, и наименее значающий адрес f5

У по вертикали появляется, по крайней мере, в каждой восьмой телевизионной строке, т.е. обладает периодом следования в 5 12 мкс. С применением этих адресов требование обнов- 20 ления памяти хорошо удовлетворяется, поскольку обновление производится внутри допустимого интервала в 2 мс.

Адреса памяти, устанавливаемые совместно с GAS-сигналами, следующие:

Xs Xs и У4ь У Убэ У и У8 ° .

Из остальных адресов, У предназначен для блока 7, У определяет действенность групп блоков 8 g и 8 5 (в соответствии со сменой полукадров), З0

Х, Х, и Х применяются для управления преобразованием параллельного кода в последовательный, X вначале используется для управления выбором между блоками памяти, а затем для управления очередностью доступа к памяти компьютера и отображающего монитора. (Блоки памяти 8 g и 8Ь могут быть 40 разбиты на две части с управлением групп четырех запоминающих элементов параллельно. Если коммутация адресов и -информации между группами осуществляется посредством адреса Х, то длина преобразованного из параллельного в последовательный кода может быть сокращена до двух битов, т.е. регистр сдвига может содержать .лишь четыре ячейки. В этом случае, однако, 50 цикл памяти групп памяти, управляемый в соответствии с различными значениями адреса Х, должен быть сдвинут во времени на один цикл, чтобы обеспечивался достаточный временной интервал между ними для беспрепятственного доступа к компьютеру., Преимущество такого выполнения устройства состоит в том, что информационные линии, несущие четыре бита, можно использовать вместо информационных линий на восемь битов (как на фиг. 5 и 7), что обеспечивает экономию материальных средств.

Формула и з обретения

ЯЗВ)

767 Х (0)

О (0) О

Ф (Й8 б 575

Физ. 1

Xg ooooooooi

Хз 06001 1 ОООО

Х, 001 OO1 001

Х6 О < 0101 010101

O 1 2 3 4 5 g 7 8 910 11 Х

ООО О

003 1

010 2

0 3 3

100 4

10) 5

110 6

1 1 7

000 3 ным. вйходом-входом регистра сдвига, выход которого через первый цифроаналоговый преобразователь соединен с видеовыходом устройства, видеовход которого через второй цифроаналоговый преобразователь соединен с вторым информационным входом регистра сдви"

ra.

Х 0 0000000111 1111

Х 0 0001 1110000111 1

Х 0 01100110011001 1

Х Î 10101010101010 1 о г I з

® 0 1 2 3 4 5 6 7 В 719 11 Ю 13%15 Y Y

ООO 0

О О

010 2

0 1

100 4

101 5

О 6

У юг.5

Фиг.д ггпэ о

0 1 2 3 4 5 6 T 3 9 Ю 11 12 И и 15 16

Составитель Г. Пономарева

Редактор И. Рыбченко Техред В.Кадар Корректор И.Муска

Заказ 6768/61 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4