Устройство для сортировки информации

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных: цифровых устройствах для обработки данных. Цель изобретения - увеличение достоверности работы. Устройство содержит блок анализа количества единиц,блок сравнения, триггер результата, два элемента задержки, блок синхронизации , блок памяти, блок управления,, ре гистр, группу элементов ШШ и счетчик. Входная информация в виде менягаищхся во времени логических единиц и нулей синхронизируется и делится во времени на р временных каналов. Для каждого временного канала в блоке памяти отведена соответствующая ячейка памяти. .В блок памяти записывается п чисел, разрядность которых определяется разрядностью счетчика. Числа в параллельном виде считываются из блока памяти в регистр. Значения чисел в текупц-1Й и предыдущий моменты времени складываются по ИЛИ и поступают на блок анализа количества единиц.Сумма единиц сравнивается с константой в блоке сравнения и результат записывает-- ся в пример результата, который отмечает , в каком временном канале число превысило установленную константу . 6 ил. с е

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 7/06

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3896920/24-24 (22) 12.05.85 (46) 23.12.86. Бюл. 9 47 (72) С.В. Семичев, Б.И. Лукин и 10.П. Рукоданов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

9 943707, кл. G 06 F 7/06, 1980.

2. Авторское свидетельство СССР

М 1087986, кл. G 06 F 7/06, 1983. (54) УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ИНФОРМАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных цифровых устройствах для обработки данных. Цель изобретения — увеличение достоверности работы. Устройство содержит блок анализа количества единиц, блок сравнения, триггер результата, два элемента задержки, блок синхронизации, блок памяти, блок управления, регистр, группу элементов И1П1 и счетчик. Входная информация в виде меняющихся во времени логических единиц и нулей синхронизируется и делится во времени на р временных каналов. Для каждого временного канала в блоке памяти отведена соответствующая ячейка памяти. В блок памяти записывается и чисел, разрядность которых определяется разрядностью счетчика. Числа в параллельном виде считываются из блока памяти в регистр, Значения чисел в текущий и предыдущий моменты времени складываются по ИЛИ и поступают на блок анализа количества единиц. Сумма единиц сравнивается с константой в блоке сравнения и результат записывает-. ся в пример результата, который огмечает,в каком временном канале число превысило установленную константу. 6 ил.

1 12788

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных цифровых устройствах для обработки данных. 5

Цель изобретения — увеличение достоверности работы.

На фиг.1 представлена блок-схема устройства для сортировки информации," на фиг.2 — схема блока управ- 10 ления на фиг,3 — схема блока синхронизации на фиг.4 — схема блока анализа количества единиц," на фпг.5— схема блока памяти на фиг.6 — схема регистра.

Устройство содержит блок 1 анализа количества единиц, блок 2 сравнения, триггер 3 результата, первый

1 элемент 4 задержки, второй элемент

5 задержки, блок 6 син, блок 7 памяти, блок 8 управления, регистр 9, группу элементов ИЛИ 10, счетчик 11.

Блок 8 управления (фиг.?) содер25 жит счетчик 12, дешифратор 13,группу элементов ИЛИ-НЕ 14, блок 15 сравнения, формирователь i6 импульсов по переднему фронту сигнала, формирователь 17 импульсов по заднему фронту сигнала, усилитель 18, группу ограни штельных резисторов

19, группу тумблеров 20 задания количества разрядов сравнения, мажоритарный элемент 2 1.

Блок синхронизации 6 (фиг.3) содержит два Р-триггера 22 и 23.Блок анализа количества единиц может содержать параллельные 24 и последовательные 25 сумматоры, блок памяти может содержать элементы 26 памяти, регистр может быть выполнен на подрегистрах 27.

Устройство работает следующим. образом.

При включении устройства на его установочный вход (а следовательно, на установочные входы счетчика 11 и регистра 9) поступает импульс, устанавливающий счетчик 11 и регистр 9 в состояние, когда на их выходах устанавливаются потенциалы логических нулей. На выходах группы элементов ИЛИ 10 — потенциалы логических нулей, поэтому на выходах блока анализа количества единиц 1 — также потенциалы логических нулей. Блок 2 сравнения, который может быть выполнен, например, 34 2 на микросхемах 564ИП2, выдает на выходе потенциал логического нуля, так как нуль меньше числа (константы), поданного на вторую группу входов блока 2 сравнения. После окончания импульса запуска, который приходит на установочный вход устройства, на информационный вход устройства начинает поступать информация в виде меняющихся во времени логических нулей и единиц.

Входная информация синхронизируется тактовыми импульсами в блоке 6 синхронизации D-триггерами 22 и 23.

Входная информация разделена во времени на р временных каналов.Для каждого временного канала в блоке

7 памяти отведена соответствующая ячейка памяти в каждом из элементов 26 памяти, При первом импульсе запуска информация записывается в элемент 26 памяти блока 7 памяти, номер которого определяется кодом ,на выходах счетчика 12 блока 8 управления, Этот код обуславливает сигнал на одном из выходов дешифратора 13. Сигнал на выходе блока 8 управления является сигналом управления выборкой элементов 26 памяти блока 7 памяти.

Таким образом, информация первого временного канала записывается по первому адресу 00...00 в один из элементов памяти, номер которого определяется кодом па вьгкодах счетчика

12 блока 8 управления. Этот процесс происходит в тот полупсриод тактового сигнала, когда в тактовом сигнале присутствует потенциал логической единицы, При потенциале логического пуля в полупериоде входного тактового сигнала блок 8 управления переключает блок 7 памяти таким образом, что последний переключается в режим чтения и выбранными оказываются все элементы 26 памяти. В следующий полупериод гактового сигнала (логическая "1") происходит запись информации второго временного канала (код на выходе счетчика 11 "00...01") в тот же элемент 26 памяти блока 7 памяти. Таким же образом информация со всех врем „нных каналов записывается по соответствующему адресу в элемент 26 памяти блока 7 памяти.

После этого на установочный вход устройства приходит следующим импульс установки," от заднего фронта старше3 12788 го разряда счетчика 11 в счетчик 12 блока 8 управления запишется единица, в результате чего в режиме записи выбирается следующий по номеруэлемент 26 памяти блока 7 памяти. В течение некоторого определенного промежутка времени информацией заполняются все элементы 26 памяти блока

7 памяти. В блок 7 памяти запишутся и чисел, количество которых опре- 10 деляется разрядностью счетчика 11.

Разрядность этих чисел определяется количеством элементов 26 памяти блока 7 памяти и разрядностью счетчика

12 блока 8 управления. f5

В определенный полупериод тактового сигнала (логический п0") числа в параллельном виде считываются из блока 7 памяти и записываются в регистр 9. Подрегистры 27, входящие в 20 регистр 9, соединены таким образом, что на первой группе выходов регистра 9 зафиксировано число, выбранное в предыдуший момент времени, а на второй группе выходов зафиксировано число, записанное в блок 7 памяти в текущий момент времени. Значения чи— сел в те<ущий и предыдущий моменты времени складываются по ИЛИ на группе элементов ИЛИ 10. Эта операция обусловлена тем, что входная информация может быть не сипфазна с тактоьым сигналом и одно число может оказаться в двух соседних дискретах

Блок 1 анализа количества единиц

35 подсчитывает количество единиц на выходах группы элементов ИЛИ 10,Эта сумма единиц подается на первую группу входов блока 2 сравнения, l!a вторую группу входов которого поступа- 40 ет другое число (константа). При превышении числа количества едипиц над числом константы на выхо е блока сравнения появится сигнал, который в определенный момент времени, 45 определяемый первым и вторым элементами 4 и 5 задержки, запишется в триггер 3 результата. По сигналу на выходе триггера 3 результата можно судить, в каком временном канале 50 число превысило установленную константу. Числа в процессе анализа могут как уменьшаться, так и увеличиваться. Блок 1 анализа количества единиц имеет группу параллельных сум-55 маторов 24, входами которых служат входы переноса, входы младших разрядов и вход второго по старшинству одного из входных чисел. Выходами таких сумматоров служат выходы переноса и выходы двух старших разрядов.

Таким образом, четырехразрядный сумматор превращается в сумматор для суммирования четырех одноразрядных чисел. Каждый сумматор из группы последовательно соединенных сумматоров 25 представляет собой обыкновенный сумматор для суммирования двух четырехразрядных чисел, причем входы переноса каждого сумматора можно использовать B качестве входов блока

1 анализа количества единиц.Триггер 3 результата представляет собой

D-триггер. В качестве элементов 26 гамяти блока 7 памяти можно, например, применить микросхемы 564РУ2, имеющие выход одного разряда.

Блок 8 управления работает следующим образом. Счетчик 12 и дешифратор 13 блока 8 управления представляют собой раcïðåäeëèòåëü импульсов для последовательного выбора элементов 26 памяти блока 7 памяти.

Сигналы на группу управляющих входов блока 7 памяти поступают с выхода дешифратора 13 через группу элементов ИЛИ-НЕ 14, на вторые выходы коа торого поступает сигнал с выхода формирователя 17 импульсов из заднего фронта входного сигнала. Сигнал с выл<ода формирователя 16 импульсов поступает во время, когда в полупериоде входного сигнала присутствует потенциал логического нуля. Сигнал с выхода формирователя 16 импульсов через группу элементов ИЛИ-НЕ 14 выбирает сразу все элементы 26 памяти блока 7 памяти. Одновременно на вход управления режимом блока 7 памяти с усилителя 18 подается соответствующий сигнал, который переключает блок

7 памяти в режим считывания, Блок

15 сравнения. группа резисторов 19 и группа тумблеров 20 служат для того, чтобы обнулять счетчик 12 по .достижении определенного числа через мажоритарный элемент 21, служащий для формирования определенной длительности сигнала обнуления для счетчика 12 блока 8 управления.

Счетчик 11 работает следующим образом. Управляющий вход счетчика 11 подключен к выходу более старшего разряда, чем самый старший из группы разрядов, являющихся выходными.

При срабатывании разряда, подключенного к управляющему входу счетчика

1278834

11, счетчик оста..тавльтттается в этом фиксированном состоянии до момента, когда. на BI G 3

11. После этого cwBT

Таким образам, достоветтность работ?1 устройсттза повышаетс.=:. „-.a счет

T0f O» ITO ВХ01ЗНЯЯ И?1фортстат<1- Я СЬ1?ткт)0 ьт.т!3!Ip3?BTCII Т;.1ICTouhIM СИ< на 101 !3 бпOICB синхро Изации, с езтадьпзалотся тто ИЛ?1 значе;птя дтзух соседн?тх времен-тых еаНапотп На PC Ãò<åòPÅ 1? Г?РУПИЕ ЭПСМЕ?<тОВ ИЛ1?, и зяпис.»!ВяРт. 11 ре з3е. .ьTRT анализа В трзтггер результата в сп.3еДЕЛЕНПОЕ <ЗРВЬть И ВТОРЫМ ..„-1ЕМЕНТЯМИ

ЗЯДЕр31ЕК11 ТСМ СЯМт»Г ИСК.»1ОЧЯЕТСЯ Всоз

? rOl!Кт?ОСТЬ 11!ЕТаьтьт Па ВЬ?ХО,.<, УСт-.;Ойеттза ттеттратзтшь ?!тыл . рез3 пт»тятоп» кото13ыс могтти бы Вознь кнутт в рсэ зтьтате разных задер 1!ек» про?1сход тщих I? узлах

3-с TpoIIства при прокат?<а?<зь? и ?. oтдепь1-ы1?И РЯ;Р:

Яналт т З = .. Чис..ЛЯ Рдиlтнтi!, ттр<зе1пагаемом устройств = 11скгт!оЧаЕтСЯ ДПИТЕ?II>liGB 1- .ПВЕ?тИЕ СПУЧайНО попавшей в элемBI! T?!1 памяти помехи

ПУТЕМ СООТВЕ тсетт?УЕО?1!Ей ОРГЯПИЗаЦИИ блотса памят.-l, IIнформат-;ия во время анализа мотттет изменяться как u cTOРОНУ У<«!Еттвт!< i;Iii » ТЯК си,;; ОРОНУ У?,РПЗ?ьтСПИЯ ?IР3 < 1P,.:1 ат!ЯЛИ ? ЧИС тТ В РДЕТся таким обра.зом, =то одновременно

СРЯ13IIIIBЯ1ОТ!" Я БСP Р11ЗРЯДЫ 1:! C Jiсз, .3 I Èì исклточается воз!!ожпoсть <тот!плен!!11

<3U1üIC

13Î 13(ТЕМЯ ансЧЗТ1 1зст = изобретения

cI 0 р 1I; и а устройство „,:тя <.Gpтировки инфорМЯЦии, соЦеРжатгее бпот» авь13тизас количесттза едпнив, блок срав.-те:птя» блок памяти„блок управ!?ения, причем т-:ыХОДЫ бЛОКЯ. Я11ЯПИЗЯ КОЛИсl<3(ТВ а Едl<НИЦ

Соединены с первой группой входou блока сравнения, вторая групп?а входов

ICOT0PGI O ЯтЗЗIЯЕТСЯ ВХР, тами ICOI!< ТЯПТ устройства выход Tpi;I ера рез3-311-. т. аTB является выходом у строи твя, о тл и ч а !11 е е с я тем. что, целью повышения достоверпости рабоТЫ Б I!er0 В Б ЕДЕ НЫ C? JIOIC СИсстх!) Ониз Ь

ЦИИ, СЧЕТЧИК, РЕГИСТР, т?ЕРВЬВ? И DTOрой элементы задержки и группа элементов !.ет?И причем блок управления

СОДЕРЯ<ьттт Сь?ЕТЧ1?К» ДЕШИфРатОР, ГРУППУ элементотз ИЛИ-НЕ блате сравнения. формирователь импупьсов по переднему фронту сигвяла» фоэмир013атель им пульсов по заднему фронту сигнала, гр3»ппу огранттчитепьных резлсторов и группу тумблеров задания количества ра.зрядов сравнения, мажоритарный элемент, усилитель, информационныи вход устройства подклточен к информационному входу. блока синхронизации

10 Входных сигналов, выход которого соединен с ?Тнформационньм входом блока памяти, тактовый вход устройства подкпточен к тактовому входу блока синхронизации, к счетному входу счетf5 чика, к входам формирователей импульсов по пере,цнет!у 11 зацнет!у фтронтат! сигнала, к г . тду б:тока управпс» к входу 3»силитепя, пер".ому вхсцy мажоритарного элемента блока управпе20 тьия и через первый элс!.Bíò задерж— ки — к вх<зцу управления записью реГ Ii C T P B»У,С Т а Н 0 Б О ьl 1! Ы и 13 Х 0 Ц У С Т Р О Й С т ва соединен с уставово ными входами .с .етчитеа 1! регистра, выходы разрядов

C ЕЕтЧИКа ПОЦКттЮЧЕНЫ 1: аДРЕСНЫМ ВХОдам блока памяти, выход старшего выходного разряда. счетчика соединен с сумыирутощиы входом счетчика блока управления, выходы элементов ИЛИ-IIE

30 груп!ты оло са управления соединены с

?<хода!!и упрат. ттетп.*.я тзыб Оркой блока

?тат!Яти, а выход уси,тителя блока управления — с. входом управления запись- ттение блока памяти, выходы разЗ5 ря,тОБ бПО?оа Памяти СОЕ <ИНЕНЫ С ИНформациоьптыми входами регистра, БыХОДЫ ICGТ ОР 01 О ПОДКП!ОЧРНЫ CG ОТ?3ЕТС 1

1?еппо т l.ходам элементов HJIH группы, выходы ice Topüu: подкпточены к входам

40 блока анализа количества единиц второй выход первого элемента задержки тяо<тключен к входу второго элемента зацерткки, вьгход которого соедиlсзп СО С,<С Tит»?М ВХОДО!! ТрИГГЕрЯ рЕ45 .- 3,Гтвтатй „ьтт:стоРмаетионный ВХОД кОтОр OI .l гo,т<,1<,пючепз Ic! Быхо,цу блока. cpBB

1<е?131я» в бпОк B 3»прЯВлет?ИЯ устЯНОВОЧ Ый ВХОД С Еть?ИКЯ СОЕ ть<НСН с В ОРЫМ вхo

D-триггеры, причем информационный вход блока синхронизации соединен с

S-входом первого D-триггера, тактовый вход соединен с С-входами первого и второго D-триггеров, прямой выход первого D-триггера соединен с

10 D-входом второго D-триггера, вход логического нуля устройства подключен

:к D-входу первого D-триггера и

S-входу второго D-триггера, выход которого является выходом блока синхронизации.

1278834

Тпи юйл дарод

СО с 7 авит ель Вванов а екред В. Кадар Корректор Е. Рошко

Редактор Л. Гратвлло

Заказ 6839/47 Тираж 671 Подписное

ВНИИПИ Государственного комитата СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, -. Ужгород, ул. Проектная,4

i5 Оо

Фиг.6