Устройство для деления

 

Изобретение относится к цифровой вычислительной технике и может найти йрименение в высокопроизводительных вычислительных машинах и системах. Целью изобретения является повьшение быстродействия. В устройстве делимое и делитель - положительные числа, причем делимое меньше делителя. В состав устройства входят регистры остатка, делителя и частного, сумматор-вычитатель, счетчик циклов, умножитель, блок памяти, коммутатор, вычитающий счетчик и блок управления, обеспечивающий определение в каждом 1дакле деления одновременно р очередных разрядов частного (р 2, 3,..., п - 3, где п - разрядность операндов ) . 3 ил. СЛ С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) (И) 1511 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3908782/24-24 (22) 10.06ю85 (46) 15,01,87, Бюл. Ф 2 (72) И. А, Баранов, А, И, Бобровский, Г, Н. Булкин и С. М, Епишин (53) 681. 325(088 ° 8) (56) Папернов А. А. Логические основы цифровой вычислительной техники. М.: Советское радио, 1972, с. 228.

Авторское свидетельство СССР

В 1104508, кл. G Об F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к цифровой вычислительной технике и мо.жет найти применение в высокопроизводительных вычислительных машинах и системах. Целью изобретения является повьппение быстродействия. В устройстве делимое и делитель — положительные числа, причем делимое меньше делителя, В состав устройства входят регистры остатка, делителя и частного, сумматор-вычита" тель, счетчик циклов, умножитель, блок памяти, коммутатор, вычитающий счетчик и блок управления, обеспечивающий определение в каждом цикле деления одновременно р очередных разрядов частного (р = 2, 3,..., n — - 3, где n — - разрядность операндов), 3 ил.

3752 28

Изобретение относится к цифровой вычислительной технике, предназначено для деления чисел, представ.ленных в двоичной системе счисления, и может найти применение в качестве операционного блока в высокопр ои з води тел ьных вычи сли т ел ьных машинах и системах, Целью изобретения является повышение быстродействия устройства для деления чисел.

В устройстве делимое и делитель положительные числа, Диапазон представления делимого (О, Ij делителя (1/2, 1), причем делимое меньше делителя.

На фиг ° I приведена структурная схема устройства для деления; на фиг, 2 — граф переходов состояний и выходов блока управления; на фиг, 3 — схема блока управления.

Устройство для деления содержит регистр 1 остатка, регистр 2 делителя, регистр 3 частного, сумматорвычитатель 4, счетчик 5 циклов, ножитель 6, блок 7 памяти, коммутатор 8, вычитающий счетчик 9, блок

10 управления, Блок 10 управления содержит четыре D-триггера 11-14., элементы ИЛИ 15 и 16, элемент 17 запрета, элементы И 18-21, элементы 22-24 задержки, вход 25 пуска устройства, .тактирующий вход 26 устройства, Устройство работает следующим образом.

В исходном состоянии в регистре 2 находится делитель, в младших разрядах регистра l находится делимое, счетчик 5 находится в исходном состоянии (обнулен или сигналом "Сброс" в него записан код дополнения).

Но сигналу Пуск", означающему начало операции деления, блок 10 управления переходит из состояния А, в состояние А,, При этом содержимое счетчика 5 увеличивается на единицу, исходное делимое в регистре 1 сдвигается, в результате чего в регистре 1 формируется очередное делимое.

Далее по значениям соответствующих старших разрядов делителя и очередного делимого, поступающих из регистров 2 и 1 на соответствующие адресные входы блока 7 памяти,, выбирается код, являющийся предварчтельным значением очередных разрядов частного. Затем блок управления

2 переходит из состояния Л в состояние А, При этом выбранный из блока

7 памяти код в умножителе 6 умножается на делитель, а также записывается в младшие разряды регистра 3 частно го, Получившееся в умножи теле

6 произведение в сумматоре 4 вычитается из очередного делимого и ре-. зультат. (очередной остаток) зано10 сится в регистр 1, В том случае, если очередной остаток положительный, блок управления переходит в состояние А1 и аналогично изложенному формируются значения очередных разрядов частного до появления сигнала "Стоп" из счетчика 5, Если в каком-либо цикле деления очередной остаток окажется отрицательным, то блок управления из состояния А перейдет в состояние А,.

Зто означает, что выбранный из блока 7 памяти код на единицу младшего разряда больше истинного, Поэтому содержимое регистра 3 уменьшается на единицу, и к содержимому регистра

1 с помощью сумматора 4 добавляется делитель (восстанавливается остаток), Далее блок управления переходит в состояние А,, и цикл деления повторяется, Если из счетчика 5 приходит сигнал Стоп", то процесс деления заканчивается, и блок управления переходит в состояние Ао, при этом счетчик 5 сигналом "Сброс" устанавливается в исходное положение.

Ф о р м у л а и з о б р е т ения

Устройство для деления, содержащее регистры делителя, частного и остатка, умножитель, блок памяти, счетчик циклов, сумматор-вычитатель, вычитающий счетчик, коммутатор и блок управления, содержащий четыре

D-триггера, два элемента KIH элемент запрета, три элемента задержки, четыре элемента И, причем выходы старших р+2 разрядов регистра остат-. ка (где р = 2,3,..., r -3; n — разрядность операндов) соединены с первым адресным входом блока памяти, второй адресный вход которого соединен с выходом р+1 разрядов регистра делителя, выход которого соединен с первым информационным входом коммутатора и с входом первого сомножителя умножителя, вход второго сомножителя которого соединен с выходом

1283752 блока памяти и с информационным входом вычитающего счетч,;ка, выход которого соединен с информационным входом регистра частного, выход умножителя со еди нен с вторым и нфор мационным входом коммутатора, выход которого соединен с первым информационным входом сумматор а-вычитателя, выход которого соединен с информационным входом регистра остатка, выход которого соединен с вторым информационным входом сумматора-вычитателя, прямой выход первого D-триггера соединен с первым входом первого элемента И, инверсный выход первого 0-триг- f5 гера соединен с входом сброса счетчика циклов, выход переноса которого соединен с первым входом второго элемента И, выход второго D-триггера соединен с входом разрешения сдвига 20 регистра остатка и входом первого элемента задержки, выход которого соединен с информационным входом третьего D-триггера, прямой выход которо го соединен с входом р азр ешения вычитания сумматор а — вы читателя и с входом второго элемента задержки, прямой выход четвертого D-триггера соединен с входом разрешения сложения сумматора-вычитателя и с ЗО входом третьего элемента задержки, выход которого соединен с первым входом первого элемента ИЛИ, R-входы первого, второго и третьего Dтриггеров соединены с К-входом чет- 35 вертого D-триггера, тактирующие входы второго, третьего и четвертого триггеров соединены с тактирующим входом устройства, о т л и ч а— ю щ е е с я тем, что, с целью ловы- 4 шения быстродействия, вход разрешения сдвига регистра остатка соединен с входом разрешения сдвиra регистра частного, с информационным входом счетчика циклов, с входом разрешения умножителя и с входом разрешения з аписи вычитающего счетчика, вход разрешения вычитания сумматора — вычитателя соединен с первым управляющим входом коммутатора, вход разрешения сложения сумматора-вычитателя соединен с вторым управляющим входом коммутатора и с входом заема вычитающего счетчика, выход знакового разряда сумматоравычитателя соединен с первым входом третьего элемента И и с инверсным входом элемента запрета, прямой вход которого соединен с выходом второго элемента задержки и вторым входом третьего элемента И, выход которого соединен с информационным входом четвертого D-триггера, выход элемента запрета соединен с вторым входом первого элемента ИЛИ, выход которого соединен с информационным входом второго D-триггера, инверсные выходы второго, третьего и четвертого триггеров соединены соответственно с вторым, третьим и четвертым входами первого элемента И, выход которого соединен с третьим входом первого элемента ИЛИ, первый вход второго элемента И соединен с первым входом четвертого элемента

И, прямые выходы третьего и четвертого D-триггеров соединены с вторыми входами соответственно второго и четвертого элементов И, выходы которых соединены соответственно с первым и вторым входами второго элемента ИХЕ1, выход которого сое динен с R — входом четвертого З вЂ” триггера, вход пуска устройства является 5 — входом перввого З вЂ” триггера.!

283752

Со ст ави тел ь Н. Мар кело ва

Редактор Э. Слиган Техред Л.Сердюкова, Корректор Л, Патай

Заказ 7442/47 Тираж 670 Подпи с но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035 Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4