Устройство тактовой синхронизации сигналов с расщепленной фазой

 

Изобретение относится к электросвязи и обеспечивает увеличение помехоустойчивости . Устр-во содержит триггер 1, элемент ИЛИ 2, блоки задержки (БЗ) 3, 4, элемент запрета (ЭЭ) 5, интеграторы 6-8 со сбросом и сумматор 9 по модулю два. При поступлении входной последовательности импульсных сигналов (ВПИС) с расщепленной фазой на выходе сумматора 9 образуются короткие импульсы длительностью .-u.I, соотв. задержке в БЗ 4. Сигнал с сумматора 9 сбрасывает интеграторы 6, 7. ВПИС устанавливает на выходе интегратора 8 потенциал 1, который устанавливает триггер 1 в состояние 1. При этом на выходе устр-ва формируется положит, фронт первого импульса выходной последовательности тактовых импульсов. За счет подачи потенциала О с инверсного выхода триггера 1 на его D-вход через время , обусловленное БЗ 3, триггер 1 становится нечувствительным к воздействию по счетному входу. При этом устраняется ложное с сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК

А1 (19) (11) (5D4 Н 04 7 02

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

g, .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3903192/24-09 (22) 28. 05. 85 (46) 15.03. 87. Бюл. У 10 (72) В.И.Балябин и И.И.Родькин (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

Ф 557501, кл. Н 04 Х 7/06, 1975.

Авторское свидетельство СССР

11 1003374, кл. Н 04 L 7/06, 1981. (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ СИГНАЛОВ С РАСЩЕПЛЕННОЙ ФАЗОЙ (57) Изобретение относится к электросвязи и обеспечивает увеличение помехоустойчивости. Устр-во содержит триггер 1, элемент ИЛИ 2, блоки задержки (БЗ) 3, 4, элемент запрета .(ЭЗ) 5, интеграторы 6-8 со сбросом и сумматор 9 по модулю два, При поступлении входной последовательности импульсных сигналов (ВПИС) с расщепленной фазой на выходе сумматора 9 образуются короткие импульсы длительностью g м Т, соотв. задержке в БЗ

4. Сигнал с сумматора 9 сбрасывает интеграторы 6, 7. ВПИС устанавливает на выходе интегратора 8 потенциал

"1", который устанавливает триггер

1 в состояние "1". При этом на выходе устр-ва формируется положит. фронт первого импульса выходной последовательности тактовых импульсов. 3а счет подачи потенциала "0 с инверсного выхода триггера 1 на его D-вход через время а Т/2, обусловленное

БЗ 3, триггер 1 становится нечувствительным к воздействию по счетному входу. При этом устраняется ложное

129724 срабатывание его при появлении сдвоенных импульсов, Импульс, образованный сумматором 9 по отриц. фронту первого импульса ВПИС, проходит через ЭЗ 5 на счетный вход триггера 1, переводя его в противоположное состояние. Далее импульсы выходной последовательности формируются с помощью сигналов с интеграторов 6, 7.

Через время, большее 1,5 Т, после окончания последнего импульса ВГ!ИС

11 i1 интегратор 8 формирует потенциал 1 который запрещает прохождение сигналов через ЭЗ 5 и устанавливает триггер 1 в состояние "0". Это позволяет запретить работу устр-ва на период отсутствия ВПИС . 1 э.п. ф — лы

2 ил.

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации с использованием сигналов с расщепленной фазой для тактовой синхронизации.

Целью изобретения является увеличение помехоустойчивости.

На фиг.l представлена структурная электрическая схема устройства тактовой синхронизации сигналов с расщепленной фазой; на фиг.2 †временные диаграммы сигналов, поясняющие работу устройства тактовой синхронизации сигналов с расщепленной фазой.

Устройство тактовой синхронизации сигналов с расщепленной фазой содержит триггер 1, элемент ИЛИ 2, первый

3 и второй 4 блоки задержки, элемент запрета 5, первый, второй и третий интеграторы 6-8 со сбросом, сумматор 9 по модулю два.

Первый, второй и третий интеграторы 6 — 8 со сбросом содержат ключ 10, 25 диод ll, резистор 12 и конденсатор 13.

Устройство тактовой синхронизации сигналов с расщепленной фазой работа, 30 ет следующим образом.

В исходном состоянии при отсутствии сигнала на входе устройства тактовой синхронизации сигналов с расщепленной фазой (фиг.2а) оно находится в ждущем режиме. Потенциал логического нуля с прямого выхода (фиг.2и) триггера 1, выполненного в виде D-триггера, находящегося в нулевом состоянии, подан на информационный вход второго интегратора 7 (фиг.1). Ключ 10 второго интегратора 7 закрыт потенциалом логического нуля с выхода сумматора 9 (фиг. 2в) .

Конденсатор 13 второго интегратора 7 разряжен и его готенциал через парал лельно включенные резистор 12 и диод

11 (прямое сопротивление) привязан к потенциалу логического нуля прямого выхода триггера 1. С выхода второго интегратора 7 (фиг.2е) потенциал логического нуля подается на третий вход элемента ИЛИ 2, а с инверсного выхода триггера 1 потенциал логической единицы — на информационный вход первого интегратора 6, на вход

"Сброс" которого поступает потенци-, ал логического нуля. При этом на выходе первого интегратора 6 (фиг.2д) установлен потенциал логической единицы, который через элемент ИЛИ 2 поступает на счетный вход триггера 1 (фиг.2ж), а на1)-вход триггера 1 (фиг.2з) поступает потенциал логической единицы с инверсного выхода триггера 1 через первый блок 3 задержки.

На информационный вход третьего интегратора 8 подается постоянно потенциал логической единицы от источника питания (+ Е„) . На вход "Сброс" третьего интегратора 8 подается потенциал логического нуля, который устанавливает на выходе третьего и тегратора 8 (фиг.2г) потенциал логической единицы, удерживающий триггер 1 в нулевом состоянии, что определяет потенциал логической единицы на выходе устройства тактовой синхронизации сигналов с расщепленной фазой (фиг.2и). Потенциал логического нуля подается на второй вход сумматора 9 и через второй блок задержки 4 (фиг.2б) — на первый вход сумматора

9, выходной сигнал которого (фиг.2в) нии сдвоенных импульсов на его счетном входе.

С прямого выхода триггера 1 (фиг.2и) потенциал логической единицы поступает на информационный вход второго интегратора 7. Ключ 10 второго интегратора 7, открытый на время

С длительности импульса с выхОда

I сумматора 9, по окончании его закрывается и конденсатор 13 начинает заряжаться через параллельно включенные обратное сопротивление диода 11 и резистор 12. Через время сz = T/2 от момента поступления первого импульса входной последовательности конденсатор 13 (фиг.2е) заряжается до напряжения заданной величины. Одновременно с этим с выхода сумматора

9 через элемент 5 запрета и элемент

ИЛИ 2 на счетный вход триггера 1 поступает импульс (образованный по отрицательному фронту первого импульса входного сигнала), передним фронтом которого триггер 1 переводится в противоположное состояние. При этом на выходе устройства тактовой синхронизации сигналов с расщепленной фазой формируется отрицательный фронт первого импульса выходной последовательности тактовых импульсов, после чего через время ñ потенциал логической

2 единицы с инверсного выхода триггера поступает íà D-вход триггера I.

Первый и второй интеграторы 6 и

7 сбрасываются сигналом с выхода сумматора 9. Потенциал логической единицы с инверсного выхода триггера 1 поступает на информационный вход первого интегратора 6, который начинает его интегрирование после окончания импульса, поступившего на вход Сброс". На информационный вход второго интегратора 7 поступает сигнал с прямого выхода триггера I. При этом на выходе второго интегратора

7 в течение времени Т/2 от момента поступления импульса длительностью а на вход "Сброс" второго интегра1 тора 7 устанавливается потенциал логического нуля (фиг.2и).

Через время c. = Т/2 на выходе

5 первого интегратора 6 (фиг.2д) формируется потенциал логической единицы, устанавливающий триггер 1 (на

D-вход которого поступает потенциал логической единицы) в единичное состояние. При этом на выходе устройст- ва тактовой синхронизации с расщеп3 1297243 поступает на входы Сброс" первого и второго интеграторов 6 и 7.

При поступлении входной последо— вательности импульсных сигналов с расщепленной фазой, случайные времен- 5 ные интервалы между импульсами кото— рой соответствуют нулевым символам с длительностью Т/2 и Т, а передние фронты импульсов, длительность которых внутри тактового интервала Т со- 1О ответствует значениям Т и Т/2, совпадают с началом и серединой тактового интервала Т (фиг.2a), на выходе сумматора 9 (фиг.2в) образуются короткие импульсы длительностью с,, соот- 15 ветствующей задержке во втором блоке задержки 4. Величина с, выбирается из условия с, сТ.

Сигнал с выхода сумматора 9 поступает на входы Сброс второго и треII ff 20 тьего интеграторов 6 и 7. При этом ключ 10 второго интегратора 7 открывается на время ь,, подтверждая разряженное состояние конденсатора 13 (фиг, 2д) и потенциал логического нуля на выходе второго интегратора 7 °

Первый интегратор 6 также сбрасывается, в результате чего на его выходе формируется потенциал логического

30 нуля.

Входная последовательность импульсных сигналов одновременно поступает на вход "Сброс" третьего интегратора 8, устанавливая на его выходе потенциал логического нуля, причем за 35 счет выбора времязадающих параметров третьего интегратора его сброс осуществляется с некоторой задержкой по сравнению с моментом сброса перво40

ro интегратора 6. В результате на счетный вход триггера 1 (фиг.2ж) поступает импульс, устанавливая его в единичное состояние. На выходе устройства тактовой синхронизации сигна45 лов с расщепленной фазой (фиг. 2и) формируется положительный фронт первого импульса выходной последовательности тактовых импульсов, причем с инверсного выхода триггера 1 потенI

1 циал логического нуля поступает на D-вход триггера 1 (фиг.2з) только через время cg,, равное по.длительности времени задержки первого блока 3 задержки в результате чего триггер 1 на время 7 с Т/2 становится нечувствительным к воздействию по счетному входу. При этом устраняется ложное сраба.ывание триггера 1 при появле1297243

БИИИПИ Заказ 797/62 Тираж б39 Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4 ленной фазой формируется положительный фронт второго импульса выходной последовательности тактовых импульсов.

После прекращения входной импульсной последовательности через время г

uz> 1,5Т от момента окончания последнего импульса последовательности на выходе третьего интегратора (фиг,2г) формируется потенциал логической единицы, запрещающий прохождение сигналов через элемент 5 запрета и устанавливающий триггер 1 в нулевое состояние. При этом на выходе устройства тактовой синхронизации сигналов с расщепленной фазяй устанавливается потенциал логического нуля до появления вновь входного сигнала °

Применение третьего интегратора 8 позволяет запретить работу устройства тактовой синхронизации сигналов с расщепленной фазой на период отсутствия входного сигнала и быстро вывести на рабочий режим при появлении входного сигнала. При этом (при соответствующем выборе величины времени сброса третьего интегратора 8) шается помехозащищенность устройства тактовой синхронизации сигналов с расщепленной фазой от импульсных помех при отсутствии входного сигнала.

Формула изобретения

1. Устройство тактовой синхрониза ции сигналов с расщепленной фазой, \ 1 l содержащее последовательно соединенные элемент запрета, элемент ИЛИ, триггер и первый блок задержки, а

1 также второй блок задержки, о т л и-. чающе е ся тем, что, с целью увеличения помехоустойчивости, введены первый, второй и третий интеграторы со сбросом и сумматор по модулю два, при этом выход второго блока эа-!

О держки через сумь:атор по модулю два подсоединен к информационному входу элемента запрета и входам "Сброс" первого и второго интеграторов со сбросом, выходы которых подсоединены

15 к второму и третьему входам элемента

ИЛИ, информационные входы первого и второго интеграторов с сбросом подключены соответственно к инверсному и прямому выходам триггера, D-вход

20 которого подключен к выходу первого блока задержки, информационный вход третьего интегратора с сбросом подключен к шине источника питания, а выход третьего интегратора со сбро25 сом подсоединен к запрещающему входу элемента запрета и К-входу триггера, причем второй вход сумматора по модулю два, вход второго блока задержки и вход "Сброс" третьего интегратора

30 со сбрбсом объединены и являются входом устройства, а прямой выход триггера является выходом устройства.

2. Устройство по и.1, о т л и—

35 ч а ю щ е е с я тем, что триггер выполнен в виде D-триггера.