Цифровой линейный интерполятор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными .органами регистрации , а также в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы. Целью изобретения является повышение быстродействия цифрового линейного интерполятора. Цифровой линейный интерполятор содержит первый 1 и второй 2 регистры координатных приращений, блок 3 сравнения, входной коммутатор 4, блок 5 управления, делитель 6 координатных приращений, двоичный 7 и накопительный 8 сумматоры, первый 10 и и второй 9 коммутаторы. Введение в цифровой линейный интерполятор второго коммутатора 9 позволяет увеличить его быстродействие за счет сокращения времени формирования многоразрядных приращений по ведущей координате в каждом такте интерполяционного цикла . 1 3.п. ф-лы. 5 ил. (Л с 15 (ригЛ 00 со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (1!) (51)4 G 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4011246/24-24 (22) 15.01.86 (46) 15.05.87. Бюл. У 18 (71) Винницкий политехнический институт (72) А.M.Ïåòóõ, Д.Т.Ободник, ° А.Н.Романюк и В.Н.Щапов (53) 62! .503. 55 (088.8) (56) Авторское свидетельство СССР

М 529458, кл. G 05 В 19/18, 1976.

Хоровиц П,, Хилл У. Искусство схемотехники. М.: Мир, 1983, т;!, с. 588.

Авторское свидетельство СССР

М 579599, кл. G 05 В 19/18, 1977. (54) ЦИФРОВОЙ ЛИНЕЙНЫЙ ИНТЕРПОЛЯТОР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными .органами регистрации, а также в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы. Целью изобретения является повышение быстродействия цифрового линейного интерполятора.

Цифровой. линейный интерполятор содержит первый 1 и второй 2 регистры координатных приращений, блок 3 сравнения, входной коммутатор 4, блок 5 управления, делитель 6 координатных приращений, двоичный 7 и накопительный 8 сумматоры, первый 10 и и второй 9 коммутаторы. Введение в цифровой линейный интерполятор второго коммутатора 9 позволяет увеличить

его быстродействие за счет сокращения времени формирования многоразрядных приращений по ведущей координате в каждом такте интерполяционного цикла. 1 з.п. ф-лы. 5 ил.

1 !31077

Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, а 5 также в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы.

Цель изобретения - повышение быст- 10 родействия интерполятора °

На фиг.l изображена схема цифрового линейного интерполятора; на фиг.2 — пример воспроизведения интерполятором отрезка прямой линии, заданного приращениями ДХ=15, йУ=4; на фиг.3 — функциональная схема реализации блока управления; на фиг.4 функциональная схема реализации накопительного сумматора; на фиг,5 — вре- 20 менные диаграммы работы интерполятора, соответствующие примеру,, приведенному на фиг.2.

Цифровой линейный интерполятор содержит первый 1 и второй 2 регистры координатных приращений, блок 3 сравнения, входной коммутатор 4, блок 5 управления, делитель 6 координатных приращений, двоичный

7 и накопительный 8 сумматоры, вто-. 30 рой 9 и первый 10 коммутаторы, первый информационный вход ll, управляющий вход 12, второй информационный вход

13, вход 14 "Пуск", стробирующий выход 15, выход 16 "Конец интерполя- 35 ции", второй выход 17 блока управления, первый 18 и второй 19 информационные выходы интерполятора и управляющий выход 20.

Блок 5 управления (фиг.3) содер- 40 жит формирователь 21 импульса по включению питания, первый элемент

И 22, генератор 23 импульсов, первый

24 и второй .25 триггеры, второй 26 и третий 27 элементы И, счетчик 28 45 импульсов.

Накопительный сумматор 8 (фиг.4) содержит комбинационный сумматор 29 и регистр 30 °

Цифровой линейный интерполятор ра- 50 ботает следующим образом.

В регистры 1 и 2 координатных приращений по сигналу на управляющем входе 12 записываются соответственно приращения ЙХ и дУ, задающие отрезок, 55 а блоке 3 сравнения осуществляется сравнение величин д Х и dY. При ЛХ v

7АУ на выходе блока 3 сравнения появляется уровень логической единицы, который обеспечивает передачу приРащений д Х и дУ, поступающих с первого 1 и второго 2 регистров координатных приращений, соответственно на второй и первый выход входного коммутатора 4. При дХ с дУ на выходе блока

3 сравнения появляется уровень логического нуля, обеспечивающий передачу значений д Х и д Y соответственно на первый и второй выход входного коммутатора 4. Таким образом, на информационный вход блока 5 управления и первый вход делителя 6 всегда поступает меньшее из приращений, а на второй вход делителя 6 — большее.

В делителе 6 осуществляется деление большего приращения на меньшее, причем целая часть отношения большего приращения на меньшее выставляется на первом выходе делителя 6, а дробная часть — на втором выходе делителя 6. Значение целой части отношения большего приращения на меньшее поступает на информационный вход двоичного сумматора 7 и складывается со значением логической единицы, поступающей на вход переноса сумматора 7. Поскольку вторые информационные входы двоичного сумматора 7 заземлены, то на его выходе будет сформировано значение К+1, где К— целая часть отношения большего приращения на меньшее. Поскольку блоки 4 и 6 — асинхронные, то значение К+1 на выходе двоичного сумматора 7 будет неизменным до момента записи новых значений координатных приращений в регистры 1 и 2 координатных приращений. Нулевой уровень сигнала на входе 14 "Пуск" интерполятора является активным сигналом записи в блок 5 управления значения меньшего приращения, определяющего число тактов в полном цикле работы интерполятора. Единичный уровень на третьем выходе блока 5 управления удерживает накопительный сумматор 8 в нулевом состоянии. Указанные действия предшествуют процессу интерполяции и составляют цикл подготовки.

Интерполирование заданного отрезка прямой начинается с появлением логической единицы на входе 14

"IIycx" интерполятора. При этом на третьем выходе блока 5 управления появляется сигнал логического нуля, не являющийся активным по отношению к сигналу установки в нулевое состояние накопительного сумматора 8. На

13!0779 втором выходе 17 блока 5 управления формируется серия управляющих импульсов. С появлением переднего фронта каждого из указанных импульсов в накопительном сумматоре 8 выполняется микрооперация суммирования дробной части отношения большего приращения на меньшее со значением дробной части предыдущей суммы. При отсутствии переполнения из сумматора 8 на выход коммутатора 9 передается значение К с его первого входа.

Указанное значение равно целой части отношения большего приращения на меньшее. При возникновении переполнения из сумматора 8 коммутатор 9 обеспечивает передачу значения К+1, сформированного на втором входе коммутатора 9, на его выход. В зависимости от значения сигнала на выходе 20 блока 3 сравнения осуществляется передача значений К или К+1 на второй

18 или третий 19 информационные выходы интерполятора. При д Х 7 а Y первый выход коммутатора 10 соединен с элементами регистрации горизонтального линейного или матричного органа регистрации, а второй — со счетчиком строк блока управления органом

° регистрации (не показаны), при dX (dY первый выход коммутатора 10 соединен со счетчиком столбцов, а второй — с элементами регистрации верти-. .кального линейного (или матричного) органа регистрации. Стробирование 35 многоразрядных приращений на втором

18 и третьем 19 информационных выходах интерполятора осуществляется сигналом логической единицы на стробирующем выходе 15 интерполятора.

Для обеспечения принципа единой временной организации сигналы на стробирующем выходе 15 интерполятора и втором выходе блока 5 управления формируются в противофазе. При этом на од- ном из выходов первого коммутатора

10, соответствующего ведущей координате, выставляется значение К или

К+1, а на другом, соответствующем ведомой координате 1 и н

Значения многоразрядных приращений К или К+1 поступают на регистрирующие элементы (не показаны), а значение единицы — в счетчик строк или счетчик столбцов, причем послед - няя отрабатывается после отработки приращений К или К+1 по ведущей координате.

Число тактов в полном цикле работы интерполятора не заВисит от соотношения координатных приращений и равно величине меньшего из них: йХ, при д Х(дУ

Т

d Y, при д Х ) дУ „

Логическая единица на выходе 16

"Конец интерполированиян сигнализирует об окончании интерполяции струпа прямой.

Блок 5 управления работает следующим образом.

По включению питания на выходе блока 21 формируется отрицательный импульс, устанавливающий первый 24 и второй 25 триггеры в нулевое состояние. Длительность указанного импульса определяется времязадающими элементами формирователя 21. На инверсном выходе элемента 25 устанавливается уровень логической единицы, сигнализирующий о запросе интерполятором исходных приращений. После записи приращений, определяющих аппроксимируемый отрезок прямой, в регистры 1 и 2 координатных прираще ний и окончания цикла подготовки поступает сигнал "Пуск" на вход 14 интерполятора. Передним фронтом указанного сигнала в счетчике 28 фиксируется значение меньшего приращения, поскольку активный уровень записи в счетчик 28 — нулевой. Передним фронтом сигнала Пуск интерполятора триггер 24 устанавливается в состояние логической единицы. Передним фронтом импульса, поступающего с прямого выхода генератора 23 импульсов, триггер 25 устанавливается в состояние логической единицы, поскольку на его информационный вход поступает уровень логической единицы с прямого выхода первого триггера 24.

Это, в свою очередь, разрешает прохождение импульсов с выхода генератора 23 импульсов на выход элементов 26 и 27.

С каждым импульсом с выхода генератора 23 импульсов при единичном состоянии триггера 25 значение счетчика 28 уменьшается на единицу, При переходе счетчика 28 с ну;. левого состояния в состояние 2 -1, 1 и» где n — разрядность счетчика, на его выходе Р формируется сигнал переноса. Указанным сигналом триггер

24 переводится в состояние логичес1310779

Формула кого нуля. С появлением переднего фронта импульса от генератора 23 триггер 25 также устанавливается в состояние логического нуля, запрещая прохождение импульсов на выход элементов И 26 и 27. На выходе 16

"Конец интерполяции" устанавливается сигнал логической единицы, сигнализирующий об окончании интерполяции заданного отрезка. Число импуль- 10 сов, сформированных на выходе элементов И 26 и 27, равно меньшему коорди натному приращению, причем импульсы с выхода элемента И 26 обеспечивают микрооперацию суммирования в на- 15 копительном сумматоре 8, а импульсы с выхода элемента И 27 .стробируют выходные многоразрядные приращения.

Формирователь 21 импульса по включению питания выполняется по извест- 20 ной классической схеме на основе логического элемента с времязадающей цепочкой.

В цифровом линейном интерполято25 ре выражение для многоразрядных приращений в i-м такте принимает вид

К; = КЛ з дп Г у (К+1) Л sign P,, где P. — значение переноса из накопи1 тельного сумматора 8 на i -м шаге;

К вЂ” значение целой части отношеДХ

7 ния -- при ct Х BY и -- при

dX С dY.

Введение в предлагаемый цифровой линейный интерполятор дополнительно- 40 го коммутатора, обеспечивающего выдачу одного из двух многоразрядных при-. ращений по ведущей координате, отличающихся на единицу сформированных в цикле подготовки и не изменяющих- 4 5 ся в процессе интерполяции, позволяет уменьшить время цикла интерполяции по отношению к известному устройству на время

Т = T (Ò - T„), 50 где Т вЂ” число тактов в полном цикле интерполяции;

Т вЂ” время суммирования в двоичном комбинационном суммато-, ре;

Т вЂ” время коммутации многоразрядных приращений коммутатором.

6 изобретения

l. Цифровой линейный интерполятор, содержащий двоичный и накапливающий сумматоры, входной коммутатор, блок сравнения, блок управления, делитель координатных приращений, первый коммутатор, первый и второй регистры координатных приращений, информационные входы которых являются соответственно. первым и вторым информационным входом интерполятора, выходы регистров координатных приращений подключены к информационным входам входного коммутатора и входам блока сравнения, выход которого соединен с управляющим входом первого и входного коммутаторов, пер— вый выход входного коммутатора соединен с информационным входом блока управления и с первым входом делителя координатных приращений, а .второй выход входного коммутатора подключен к второму входу делителя координатных.приращений„ о т л и ч а ю— шийся тем, что, с целью повышения быстродействия, введен второй коммутатор, первый информационный вход которого подключен к первому выходу делителя координатных приращений и к первому информационному входу двоичного сумматора, второй информационный вход второго коммутатора соединен с выходом двоичного сумматора, а управляющий вход — с выходом переноса накапливающего сумматора, информационный вход которого соединен с вторым выходом делителя координатных приращений, первый и второй управляющие входы накапливающего сумматора подключены соответственно к второму и третьему выходам блока управления, вторые информационные входы двоичного сумматора

/ заземлены, а вход переноса подключен к сигналу логической единицы, выход второго коммутатора соединен с вторым информационным входом первого коммутатора, старшие разряды первого информационного входа которого заземлены, а младший разряд подключен к сигналу логической единицы, первый и третий выходы блока управления являются соответственно стробирующим выходом и выходом « Конец интерполяции" интерполятора, первый и второй выходы первого коммутатора являются соответственно первым и вторым информационными выходами ин1310779 терполятора, выход блока сравнения является управляющим выходом интерполятора, управляющий вход интерпо-. лятора подключен к управляющим входам первого и второго регистров координатных приращений, а вход "Пуск" интерполятора соединен с управляющим входом блока управления.

2. Интерполятор по п. 1, о т л и- 10 ч а ю шийся тем, что блок управления содержит формирователь импульса по включению питания, генератор импульсов, первый и второй D-триггер,. первый, второй и третий элементы И, счетчик, информационные входы которого являются информационными входами блока, а первый управляющий вход соединен с управляющим входом первого D-триггера и является управляю- 20 щим входом интерполятора, второй управляющий вход соединен с выходом второго элемента И, а выход пег реноса — с первым входом первого элемента И, второй вход котррого: соединен с выходом формирователя импульса по включению питания и установочным R-входом второго D-триггера, а выход — с установочным R-входом первого D-триггера, информационный вход которого подключен к сигналу логической единицы, а выход. — к информационному входу второго D-триггера, управляющий вход которого соединен с прямым выходом генератора импульса и первым входом второго элемента И, а выход — с вторым входом второго и первым входом третьего элементов И, инверсный выход генератора .подключен к второму входу третьего элемента И, выход которого является первым выходом блока, выход второго элемента И и инверсный выход второго D-триггера являются соответственно вторым и третьим выходами . блока.

i usse

/Ю

1310779 ирием приращений

12 прямой

&orru

guuu блю фсюл

Рол а

Составитель И.Швец

Техред Л.Сердюкова

Корректор М. Демчик

Редактор Е.Копча

Заказ 1889/43 Тираж 864

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Е-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород ул.Проектная, 4