Устройство для сопряжения двух вычислительных машин

 

Изобретение относится к вычислительной технике и может быть использовано при разработках высоконадежных адаптивных вычислительных систем с повьшенными требованиями к живучести системы и к достоверности получаемых результатов. Целью изобретения является повышение надежности вычислительной системы за счет обеспечения возможности дублирования обработки информации. Устройство содержит два блока памяти, два узла сравнения, два кольцевых регистра адреса, два триггера, два регист- РЗ-, два элемента задержки, одновибратор, семь элементов И, элемент ИЖ, элемент И-НЕ. 2 ил. 00 САЭ СП

СОЮЗ СОВЕ СНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) А1 (504. С 06 F 13 24

-,j (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ С8ИДЕТЕЛЬСТВУ (21) 4006393/24-24 (22) 07.01.86 (46) 15.05.87. Вюл. 18 (72) В.М.Усвяцов, Т.В.Павлова, В.А.Мамыкин и А.Д.Каменский (53) 687.325(088.8) (56) Авторское свидетельство СССР

)(900278, кл. С 06 F 13/00, 1982.

Авторское свидетельство СССР

9 955019, кл. G 06 Р 13/00, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

ВЫЧИСЛИТЕЛЬНЫХ. МАШИН (57) Изобретение относится к вычислительной технике и может быть использовано при разработках высоконадежных адаптивных вычислительных систем с повышенными требованиями к живучести системы и к достоверности получаемых результатов. Целью изобретения является повышение надежности вычислительной системы за счет обеспечения возможности дублирования обработки информации. Устройство содержит два блока памяти, два узла сравнения, два кольцевых регистра адреса, два триггера, два регистра два элемента задержки, одновибратор, семь элементов И, элемент

ИЛИ, элемент И-НЕ. 2 ил.

1 13

Изобретение относится к вычислительной технике и может быть использовано при разработках высоконадежных адаптивных вычислительных систем с повышенными требованиям к живучести системы и к достоверности получаемых результатов.

Целью изобретения является повышение надежности за счет обеспечения возможности дублирования обработки информации.

На фиг. 1 представлена блок-схема устройства, на фиг. 2 — схема кольцевого регистра адреса.

Устройство содержит одновибратор

1, узел сравнения 2, блок памяти 3 и 4, кольцевые регистры 5 и 6, элементы И 7 и 8, элемент ИЛИ 9, элементы И 10 и 11, элементы задержки 12 и 13, триггер 14, элемент И-НЕ 15, элемент И 16,и 17> триггер 18, элемент И 19, регистр 20, узел сравнения 21, регистр 22, А и В - шины кода адреса, поступающие из вычислительных машин (ВМ) А и В, А — шина . управления режимом работы устройст.— ва, Аз и  — шины прерываний BN А и В; А — шина установки в "0" триггера 18; А и  — шины записи ВИ .А и В; А и 86 — шины прерываний ВМ

А и В А и  — шины кодовые шины т данных, поступающие из 3ВМ А и В;

A и В, — шины прерываний ВМ А и В; и

А — шина начальной установки уст9 ройства.

Кольцевой регистр адреса содержит (фиг. 2) кольцевые маркерные регистры чтения 23 и записи 24, а также элементы ИЛИ 25 и 26.

Каждый регистр чтения 23 содержит триггер 27, элемент задержки 28, элемент И 29, триггер 30, элементы

И 31-33, элементы ИЛИ 34 и 35, элементы задержки 36 и 37. Каждый регистр записи 24 содержит триггеры

38 и 39,. элементы И 40-43, элементы

ИЛИ 44 и 45, элементы задержки 46-48.

Работа устройства основана на сравнении результатов выполнения только тех операций, которые записываются в память той или другой BM.

Программы, используемые в той или другой ВМ, должны оформляться специальным образом. Возможно использовать либо реентерабельные программы, либо программы с фиксированными порогами повторяемости. Как в том, так и в другом случае программные ад10835 2

55 реса точек входа должны быть .указаны, и с помощью операционной системы (оргпрограммы) они должны заноситься в специальный раздел памяти. Использование этого принципа позволяет избежать ошибок, которые могут воэникн ть при идентификации результатов на уровне команд.

Устройство может работать в режиме повышенной производительности и в режиме дублирования. Управление устройством может осуществляться программно с помощью одной из ВМ.

Перед началом работы триггер 18 устанавливается в "0", а триггер 14 может находиться в любом состоянии.

Начальная установка триггеров в регистрах 5 и 6 осуществляется по шине А таким образом, чтобы запись в блоки памяти 3 и 4 производилась с определенного К-го разряда. На выходе я регистров 5 и 6 устанавливается " 1" ("БП пуст"), а на выходе

Ь вЂ” "0". Управление осуществляется от BN А. Две ВМ А и В могут работать самостоятельно до тех пор, пока ВМ А не выйдет на режим работы дуплексной системы ВМ с повышенной надежностью.

В этом случае адрес первой точки входа, хранящийся в специальном разделе памяти, заносится в резистр 20 по шине А,. На вход элемента И 19 дается разрешение на работу в этом режиме. При этом BM А переходит в режим ожидания. Если ВМ В готова к работе, то на регистр 22 записывается код первой точки входа совместно реализуемых программ. В результате сравнения адресов в узле 21 через элемент И 19 триггер 18 устанавливается в "1" и соответственно по шинам А. и В поступает прерывание в BM А и

В, тем самым подтверждая, что возможна работа в режиме повышенной надежности. Этот же потенциал поступает на вход элементов И 16 и 17, разрешает прохождение стробов записи в блоки памяти по шинам А и В . В

5 5 устройстве используются блоки памяти (БП) 3 и 4, в которых возможно осуществлять асинхронно запись и считывание. Каждый БП управляется специальными регистрами 5 и 6, состоящими из двух взаимосвязанных кольцевых маркерных регистров записи и чтения.

В процессе работы программы каждая BM осуществляет запись данных в свой БП 3 и 4. Стробы записи этих

3 13 данных по шинам А - и В, поступают через входы элементов И 17 и 16 на входы а регистров 5 и 6. Запись данных осуществляется до тех пор, пока на выходе b одного из регистров 5 или 6 не появится сигнал "БП заполнен".

В процессе параллельной работы моменты поступления стробов записи различны. Это связано с асинхронной работой задающих генераторов BM по, этому моменты поступления сигнала

"БП заполнен" для каждой BM различны.

Предположим, что БП 4 заполнится быстрее. Сигнал с выхода b регистра поступает через элемент И-HE 15 на нулевой вход триггера 14 и устанавливает на его нулевом выходе "1".

Строб записи BM В через элемент задержки 13 поступает на один из входов элемента И 11 и через элемент

ИЛИ 9 на входы б регистров 5 и 6.

Регистры записи и чтения кольцевых регистров 5 и 6 построены таким образом, что первая запись в БП сбрасывает сигналы "БП пуст". Регистры 5 и 6 опрашиваются задержанным сигналом записи ВМ В до тех пор, пока на выходе g регистра 5 не появится сигнал "БП пуст". Этот сигнал запрещает прохождение стробов записи BM B через элемент И 11. После появления сигнала "БП пуст" считывание прекращается и продолжается заполнение блоков памяти, пока на выходе регистров

5 и 6 вновь не появится сигнал "БП заполнен".

Данные от BM А и В, записанные соответственно в БП 3 и 4, последовательно считываются стробом записи

;более быстрой BM и сравниваются в уз11 де сравнения 2. Если сравниваемые коды идентичны, то на выходных шинах А, и В сигнал отсутствует. В 8 В случае несравнения на шинах А и В появляется сигнал, поступающий на регистры прерывания BM. Этот же сигнал запускает одновибратор 1, который устанавливает в исходное состояние регистры 5 и 6.

Каждая BM получив сигналы прерывания по шине А и В, осуществляет программный возврат йа адрес точки входа в программу, записанный в регистрах 20 и 22.

Устройство дает возможность определить либо отказ одной из BM либо идентифицировать более быструю из

10835 4

55 них. Эта ситуация анализируется с помощью элементов И 7 и И 8,которые фиксируют соответственно состояние регистров чтения и записи кольцевых регистров 5 и 6. Если в период заполнения одного из БП не произошло ни одной записи в другой БП, то на выходных шинах А или В появляется сигнал, поступающий на регистр прерывания соответствующей ВМ. Программная обработка прерывания дает возможность определить по времени создавшуюся ситуацию.

Возможен вариант, когда одна из

BM обгонит другую на участок программы, больший нежели возможный порог срабатывания. В этом случае в регистрах 20 и 22 будут различные ад" реса точек входа, и устройство отключится благодаря срабатыванию триггера 18. Отключение устройства вызывает прерывание на шинах А» Вз.

Подобная ситуация возможна, если обе ВМ имеют большое расхождение в длительностях импульсов задающих генераторов, одна BM имеет частые сбои, что приводит к частой повторяемости работы программы диагностики, неправильно рассчитана емкость блоков паI мяти 3 или 4.

Рассматривая работу устройства, предполагалось, что ВМ В более быстрая. Запись и чтение каждого запоминающего устройства построены по симметричной схеме, поэтому в описании не рассматривается случай, когда ВМ

А более быстрая.

Основной принцип работы устройства заключается в том, что более быстрая BM задает синхронизацию работы узла сравнения 2. В случае условно равных скоростей ВМ синхронизация осуществляется от BM A, Это определяется состоянием триггера 14 и сигна- лом на выходе элемента И-НЕ 15.

Рассмотрим работу кольцевого регистра к блоку памяти на примере регистра 5.

Организация процессов записи и считывания основана на принципе работы двух взаимосвязанных регистров записи и чтения. Каждая пара регистров записи и чтения содержит кольцевые маркерные регистры, состоящие из типовых элементов. Каждому байту информации соответствует один разряд кольцевого регистра чтения 23 и записи 24. Типовой элемент содержит триггеры 30 и 39, предназначенные 5 13 для запоминания адреса БП, к которому должно производиться обращение (эапись или чтение), триггеры 27 и

38, также предназначанные для запоминания адреса БП, но только в том случае, когда запись или чтение в этот адрес невозможны, т.е. когда этот адрес является последним, а следующая запись или чтение приведет либо к потере информации, либо к повторному ее считыванию.

В исходном состоянии все триггеры 30, 39 и 27, 38 элементов регистров записи 24 и чтения 23 устанавливаются в "0" по сигналу начальной установки по шине Г. Для выбора начального адреса записи необходимо в К-м разряде регистра записи установить триггер 39 в "1", а в соответствующем К-м разряде регистра чтения установить в "1" триггер 27.

При этом на выходе элемента ИЛИ 25 будет сигнал, означающий, что "БП пуст".

Информация, подлежащая записи, поступает в БП 3 и 4 по соответствующим шинам А и В, а тактирующие импульсы записи поступают по шине

"а" регистра. Элемент И 43 К-го разряда элемента регистра записи разрешает прохождение первого импульса синхросерии по шине е, выбирая оче- редной адрес БП для записи. Этот же сигнал через элемент задержки 46 установит триггер 39 К-го элемента регистра записи в состояние "0", а через элемент И 40 К+1 элемента регистра записи в зависимости от состояния триггера 30 К+1 разряда элемента регистра чтения установит в состояние "1" триггер 39 К+1-го эле.мента регистра записи, кроме того, этот же сигнал установит триггер 30

К-ro разряда элемента регистра чтения в " 1". Эта установка произойдет через элемент И 29, а через элемент задержки 37 триггер 27 будет установлен в "0" и на выходе элемента ИЛИ 25 исчезнет сигнал "БП пуст".

Таким образом, при поступлении .синхросерии записи "1" (маркер) будет двигаться по кольцевому регистру

24 до тех пор, пока не прекратятся тактовые импульсы записи, либо запись осуществится во все адреса БП.

Если предположить, что в момент за,писи не было произведено ни одного считывания, то в К-1-м разряде ре10835 6

20

55,ïÿòîãî элементов И являются выходами

50 гистра записи триггер 38 установит- ся в "1". Это осуществится по сигналу с К-2 элемента регистра записи, поступающему на вход элемента регистра, который обеспечит его прохождение через элемент И 41, и сигнал

"БП заполнен" появится на выходе элемента ИЛИ 26.

Процесс чтения осуществляется аналогично процессу записи до тех пор, пока "1" маркерного регистра чтения не настигнет по кольцу "1" соответствующего разряда регистра записи. В этом случае триггер 27 регистра чтения установится в "1", а на выходе элемента ИЛИ 25 появится сигнал "БП пуст". формула изобретения

Устройство для сопряжения двух вычислительных машин, содержащее два блока памяти, два триггера, два регистра, два узла сравнения, семь элементов И, элемент ИЛИ, элемент И-НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет обеспечения возможности дублирования обработки информации, в него введены два кольцевых регистра адреса, два элемента задержки, одновибратор, причем информационные входы первого и второго регистров являются входами устройства для подключения к адрес-. ным выходам первой и второй вычислительных машин соответственно, выход первого триггера соединен с пер выми входами первого и второго элементов И и является выходом устройства для подключения к первым входам прерывания первой и второй вычислительных машин соответственно, первый вход третьего элемента И является входом устройства для подключения к выходу режима работы первой вычислительной машины, нулевой вход первого триггера является входом устройства для подключения к установочному выходу первой вычислительной машины, вторые входы первого и второго элементов И являются входами устройства для подключения к выходам записи первой и второй вычислительных машин соответственно, выходы четвертого и устройства для подключения к вторым входам прерывания первой и второй вычислительных машин соответственно, информационные входы первого и второ13108

ro блоков памяти являются входами устройства для подключения к информационным выходам первой и второй вычислительных машин соответственно, выход первого узла сравнения соеди- 5 нен с входами одновибратора и является выходами устройства для подключения к третьим входам прерывания первой и второй вычислительных машин соответственно, выход одновибратора fp соединен с установочными входами первого и второго кольцевых регистров адреса и является выходом устройства для подключения к установочному входу первой вычислительной машины, при f5 этом выходы первого и второго регистров соединены с первым и вторым входами второго узла связи соответственно, выход которого соединен с вторым входом третьего элемента И, выход 2р которого соединен с единичным входом первого триггера, первый и второй входы первого узла сравнения соединены с информационными выходами первого и второго блоков памяти соответ- 25 ственно, группы адресных входов которых соединены с группами информационных выходов первого и второго кольцевых регистров адреса соответст35 8 венно, первые информационные выходы которых соединены с первыми входами четвертого и пятого элементов И соответственно, вторые входы которых соединены с первыми входами шестого и седьмого элементов И, а также с вторыми информационными выходами второго и первого кольцевых регистров адреса соответственно, первые синхровходы которых соединены с выходами первого и второго элементов И и с входами первого и второго элементов задержки соответственно, выходы которых соединены с вторыми входами шестого и седьмого элементов И соответственно, третьи входы которых сое динены с единичным и нулевым выходами второго триггера соответственно, единичный и нулевой входы которого соединены с первым входом и выходом элемента И-НЕ соответственно, первый и второй входы которого соединены с первыми информационными выходами первого и второго кольцевых регисторов адреса соответственно, вторые синхровходы которых соединены с выходом элемента ИЛИ, первый ивторой входыкоторого соединены с выходами шестого и седьмого элементов И соответственно.

1 310835

Составитель С.Пестмал

ТехредП.Олейник Корректор N.Ïîæo

Редактор Н.Горват

Заказ 1893/46

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5.Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4