Устройство для сопряжения вычислительной машины с каналом связи

 

Изобретение относится к области обработки цифровых данных, поступающих из каналов связи, и может быть использовано, в частности, в устройствах приема и обработки дискрет ных сообщений на базе ЭВМ. Целью изобретения является увеличение эффективности за счет предварительной обработки информации. Устройство содержит генератор импульсов, блок памяти , блок анализа информации, блок выдачи информации, распределитель импульсов, блок переключения режима, блок управления, узел прерывания. 7 ил. с S со to со ;о со 4

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU» 12919 4 (51) 4 G 06 F 13/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3926171/24-24 (22) 08.07.85 (46) 23.02.87. Бюл. Ф 7 (72) А.И.Волков, С.В.Агеев, В.С. Котов, В.Г.Виноградова, И.Д.Аполенова и Н.А.Фомин (53) 681. 325 (088. 8) (56) Патент Японии 11 59-22261, кл. G 06 F 3/04, 1984.

Авторское свидетельство СССР

11 - 840876, кл. G 06 F 3/04, 1981. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛОМ СВЯЗИ (57) Изобретение относится к области обработки цифровых данных, поступающих из каналов связи, и может быть использовано, в частности, в устройствах приема и обработки дискретных сообщений на базе ЭВМ. Целью изобретения является увеличение эффективности за счет предварительной обработки информации. Устройство содержит генератор импульсов, блок памяти, блок анализа информации, блок выдачи информации, распределитель импульсов, блок переключения режима, блок управления, узел прерывания.

7 ил.

После общесистемного сигнала

Установка в начальное состояние приходящего извне, ЭВМ через восьмиразрядную системную шину 9 данных последовательно загружает коды в каждый из четырех регистров 19 масок и четырех регистров 20 эталонов (фиг. 2). Сигнал разрешения записи кода с системной шины данных в конкретный регистр является результатом дешифрации на дешифраторе 21 или

22 кода адреса, проходящего по шине 10 адреса из ЭВМ в регистр 24 кода управления (фиг. 2). Сигнал, являющийся результатом дешифрации дешифратором 23 кода адреса регистра 24 управления одновременно с сигналом разрешения записи кода в регистр

24 является также сигналом начала работы устройства Пуск, снимаемым с выхода блока 3 (фиг. 1). В ответ на сигнал Пуск|1, приходящий на вход блока 7 управления при наличии высокого потенциала на линии синхроимпульсов, сопровождающих биты данных, блок 7. управления выдает на выход сигнал, поступающий на вход распределителя 5 и запускающий схему формирования первичной сетки тактирующих импульсов С1-С5, формирующихся из опорной частоты генератора

По импульсу СЗ последовательно поступающая из канала связи дискретная информация побитово записывается в блок 2 памяти. Считывание непрерывно накапливаемой в блоке 2 памяти информации управляется ЭВМ.

Считанный из блока 2 памяти бит информации поступает на вход блока 6 переключения режима (фиг. 5), представляющего собой цепочку сдвиговых регистров 32 с изменяемыми схемой включения и длиной анализируемого фрагмента информации. Запись на вход цепочки нового бита и сдвиг данных по цепочке осуществляются по импульсу С8, формируемому блоком 7 управления. Режим включения сдвиговых регистров 32 (последовательный, последовательно-параллельный или параллельный) задается ЭВМ посредством записи в двух разрядах регистра 24 управления соответствующей кодовой комбинации.

Сигналы, являющиеся результатом дешифрации кода режима, поступают на коммутаторы .34 режима, которые

1 1291994 2

Изобретение относится к области обработки цифровых данных, поступающих из каналов связи, v может быть использовано, в частности, в устройствах приема и обработки дискретных сообщений на базе ЭВМ.

Цель изобретения — увеличение эффективности за счет предварительной обработки информации.

На фиг. 1 представлена блок-схе- 1О ма устройства; на фиг. ? — схема блока памяти; на фиг. 3 — схема блока анализа информации; на фиг. 4 — схема блока выдачи информации; на фиг. 5 схема блока переключения режима; на фиг. 6 — схема блока управления; на фиг.7 — схема узла прерывания.

Устройство содержит (фиг. 1) генератор 1 импульсов, блок 2 памяти, блок 3 анализа информации, блок 4 20 выдачи информации, распределитель 5 импульсов, блок 6 переключения режима, блок 7 управления, узел 8 прерывания, вход — выход 9 устройства, вход 10 и выход 11 устройства.

Блок 2 памяти содержит (фиг. 2) счетчик 12 адреса записи, счетчик 13 адреса считывания, триггер 14, коммутатор 15, узел 16 сравнения, опера— тивную память 17, элемент ИЛИ 18. 30

Блок 3 анализа информации содержит (фиг. 3) регистры 19 масок, регист— ры 20 эталонов, дешифраторы 21 — 23, регистр 24 управления, регистр 25 совпадений, дешифратор 26 совпаде— ний, группы элементов И 27, элементы 28 сравнения.

Блок 4 выдачи информации содер— жит (фиг. 4) сдвиговый регистр 29 и коммутаторы 30 и 31. 40

Блок 6 переключения режима содержит (фиг. 5) сдвиговые регистры 32, коммутаторы 33 знака и коммутаторы 34 режима. Каждый коммутатор 34 режима содержит элементы И-НЕ 35 45 и 36, элемент НЕ 37 и элемент И-НЕ 38.

Блок 6 содержит также элемент И 39.

Блок 7 управления содержит (фиг.6) триггеры 40-45, счетчик 46, дешифратор 47, элементы ИЛИ 48 — 51, элементы HE 52 и 53, элементы

И 54 — 59.

Узел 8 прерывания содержит (фиг. 7) дешифратор 60 кода длительности знака, реверсивные счетчики 61 знака и 62 базы анализа, триггеры 63 и 64, элементы И 65 — 71.

Устроиство работает следующим образом.

1291994 формируют каналы протекания информации по регистрам 32. Длина анализируемого фрагмента информации зависит от длительности знаков, передаваемых по каналу связи. Длительность знаков (пять, шесть или семь) известна заранее и закодирована в двух разрядах регистра 24 управления. Аппаратно длина информационного фрагмента изменяется посредством коммутации трех 10 старших разрядов восьмиразрядных сдвиговых регистров 32 на один выход.

Коммутацию осуществляет соответствующий каждому регистру 32 коммутатор 33 согласно коду длительности 15 знака; с информационных выходов сдвиговых регистров 32 постоянно снимаются четыре параллельных восьмиразрядных кода.

Таким образом, в зависимости от 20 режима включения на входы блока 3 .анализа поступают тридцать две ин— формационные линии, где: все линии соответствуют различным битам информационной последователь— ности первые шестнадцать линий попарно идентичны вторым шестнадцати линиям; идентичны соответствующие разряды всех четырех восьмиразрядных кодов. 30

В блоке 3 анализа поступающие из блока переключения режима на входы

I поразрядных элементов И 27 восьмиразрядные коды перемножаются с содержимым регистров 19 масок, а затем по-3g разрядно сравниваются на элементах 28 сравнения кодов с содержимым регист,ров 20 эталонов. Четыре сигнала, являющиеся результатом сравнений, поступают с элементов 28 сравнения íà 40 входы дешифратора 26 совпадений, куда поступает также код режима. Результатом дешифрации является сигнал

"Обнаружение" или нНет обнаружения 1, приходящий на выход блока 3 анализа. 45

В силу того, что сигнал "Обнаружение" может явиться результатом ошибочного (промежуточного),совпадения последо- вательности информационных бит с эталонами, возникает необходимость его 10 познакового тактирования.

Далее, так как факт обнаружения искомой комбинации информационных бит влечет за собой цикл машинной обработки полученного прерывания, необхо-55 димо избавиться от избыточности прерываний, т.е. внести некоторый знаковыи интервал (базу анализа), на котором в ЭВМ поступило бы не больше одного прерывания. Введение базы анализа исключает обработку избыточной информации о совпадениях с эталонами и существенно повышает быстродействие системы в целом. Эти задачи решаются узлом 8 прерывания.

Код длительности знака приходит на первые управляющие входы дешифратора 60 кода длительности зна а, а с его выхода — на вход реверсивного счетчика 61 знака, работающего на вычитание. Запись кода в счетчик 61 производится импульсом Сб в том случае, если-на выходе триггера 63 высокий потенциал. Обратный счет производится по импульсу С7, поступающему на вход счетчика, являющийся первым тактовым входом узла 8 прерывания. Когда содержимое счетчика 61 становится равным нулю, на его выходе появляется импульс, который перебрасывает триггер 64 в единичное состояние, тем самым открывая элемент И 68, и импульс

Сб перезаписывает .по управляющему входу код длительности знака в реверсивный счетчик 61 знака. Следующий за импульсом С7 импульс С8 перебрасывает триггер 63 в нулевое состояние и через элемент И 69 поступает на вход реверсивного счетчика 62 базы анализа, на входы которого подается через вторые управляющие входы узла 8 прерывания код базы анализа, поступающий также и на элемент И 65. 3апись кода в счетчик 61 производится импульсом Сб, поступающим на его вход.

Из этого следует, что счет происходит по импульсу С8, тактированному импульсом с выхода реверсивного счетчика 61 знака. Таким образом, на выходе реверсивного счетчика 62 базы анализа импульсы будут появляться через каждые К знаков, где К определяется кодом базы анализа. Через элемент И 66 сигналы с выхода реверсивного счетчика 62 и элемента И 65 поступают на элемент И 67 и управляют сигналом, проходящим на другой вход элемента И 67 и являющимся входом узла 8 прерывания. С выхода элемента И 67, являющегося выходом узла b, снимается сформированный сигнал Прерывание". Сигнал на выходе элемента И 66 перебрасывает триг— гер 64 в единичное состояние., чем открывает элемент И 71, пропускающий импульс Сб на управляющий вход реверсивного счетчика 62 базы анали1291994

Импульсом С1 показание счетчика 12 адреса записи устанавливается на единицу. Следующим импульсом С2 триггер 14 перебрасывается в нулевое состояние, и на первом управляющем входе

20 оперативной памяти (ОП) 17 устанавливается уровень логического нуля, что соответствует режиму записи данных в ОП 17. Импульсом СЗ очередной бит данных записывается в ячейку ОП 17, адрес которой определяется счетчиком 12 адреса и выходом коммутатора 15 адреса. Следующим импульсом С4 триггер 14 перебрасывается в единичное состояние, и до прихода следующего информационного синхроимпульса блок 2 памяти находится в режиме считывания данных из ОП 17. Импульс С5, приходя на тактовый вход блока 7 управления, перебрасывает триггеры 40

35 и 41 в единичное состояние, Это приводит к тому, что инвертированный элементом НЕ 52 сигнал с выхода элемента И 55 блокирует элемент И 57 и на выходе блока 7 управления (входе

<О распределителя) устанавливается уровень логического нуля.

Сигнал на выходе элемента И 56 через элемент НЕ 53 разблокирует эле— мент ЙЛИ 50, и через него на счетный

45 вход начинают поступать с тактового входа импульсы опорного генератора 1. С выходов счетчика 46, являющихся двумя младшими его разрядами, кодовые комбинации поступают на соот5р ветствующие входы дешифратора 47, Так как счетчик 46 перебрасывается спадом положительного счетного импульса, а дешифратор 47 стробируется .передним фронтом того же импульса, поступающего на его первый стробирующий вход, первый импульс на выходе дешифратора 47 появляется в момент времени, соответствующий кодовой комбинации 00 на выходах счетПриходящий на вход блока управления сигнал "Пуск" вырабатываемый в блоке 3 анализа, через элемент ИЛИ 49 поступает на входы триггеров 40 и 41, обнуляя их. На выходе элемента НЕ 52 и входе элемента И 57 устанавливается уровень логической единицы. К приходу синхроимпульса, сопровождающего информационный бит в канале связи, за. Импульсом С 6 в счетчик 62 перезаписывается код базы анализа, приходящий на третий тактовый вход узла 8 импульс С9 сбрасывает триггер

64 и, если по второму входу элемент И 70 открыт, поступает на выход устройства сопряжения.

С выхода коммутатора 33 знака блока 6 переключения режима биты информации последовательно поступают на вход сдвигового регистра 29, являющийся входом блока 4. Сдвиг данных в регистре 29 производится по импульсу С8, приходящему на тактовый вход каскада. Восьмиразрядный параллельный код информационного знака поступает через выходы каскада на межсистемную шину, причем шестой и седьмой разряды кода заведены через коммутатор 30 шестого разряда и коммутатор 31 седьмого разряда, что позволяет обнулять лишние разряды кода при длине знака меньше восьми бит (шесть или семь). Сдвиг информации в регистре 29 происходит одновременно со сдвигом в цепочке регистров 32 блока 6 переключен ия режима.

Работа устройства сопряжения обеспечивается блоком 7 управления, основными функциями которого являются формирование вторичной сетки тактовых импульсов С6-С9 и управление блоком 2 памяти. Тактовые последов ательности импульсов формируются с помощью счетчика 46 и дешифратора 47, стробируемого счетными импульсами со счетного входа счетчика 46. Сигнал, приходящий с входа начальной установки, через элемент ИЛИ 48 поступает на входы триггеров 40 и 41, устанавливая их в единичное состояние, а через элемент ИЛИ 51 — на вход триггера 43, устанавливая его в нулевое состояние.

Элемент И 56 закрыт по первому входу, и на вход "Обнуление" счетчика 46 проходит обнуляющий потенциал, одновременно блокируя через элемент HE 53 его счетный вход. триггер 42, на вход которого он приходит, находится в единичном состоя— нии и элемент И 54 открыт по входу.

В момент прихода информационного син5 хроимпульса на выходе элемента И 54 появляется единичный сигнал, проходящий через элемент И 57 на выход бло-! ка. Положительная ступенька на входе ,распределителя 5 означает формирование первичной сетки тактирующих импульсов С1-С5, поступающих с распределителя 5 соответственно на входы блока 2 памяти.

1291994 чика 46. Продолжающие поступать на счетчик 46 импульсы опорной частоты формируют поступающие импульсы С7

С9, соответствующие кодовым комбинациям на входах дешифратора 47 соот- 5

Bt .òñòâånno 01, 10, 11. Импульс С9 стробирует по синхровходу тригге,ра 41 сигнал, приходящий íà его информационный вход. Этот сигнал соот —ветствует появлению на тактовом вхоf0 де устройства сопряжения синхроимпульса, сопровождающего новый бит информации. До тех пор триггер 41 на-. ходится в единичном состоянии и дешифратор 47 продолжает формировать импульсы Сб-С9.

При появлении на входе устройства нового бита информации по сопровождающему его синхроимпульсу на вы20 ходе элемента И 54 появляется сиг— нал, который стробируется импульсом

С9 и перебрасывает триггер 41 в нулевое состояние, что ведет к обнулению счетчика 46 и блокированию его счетного входа. Одновременно открывается элемент И 5?, и на входе распре. делителя устанавливается положитель.ный потенциал, что означает разрешение формирования импульсов С1-С5 и начало нового цикла 13апись-считывание". Импульс С7 поступает на вход счетчика 13 адреса считывания и увеличивает адрес считывания бита из блока 2 памяти на единицу. Следующий за ним импульс С8 приходит на другой вход. Через элемент ИЛИ 18 он поступает на второй управляющий вход ОП 17, и по этому импульсу происходит считывание очередного бита информации на цепочку регистров 32 блока 6 переключения режима.

Опорная частота генератора 1 много больше частоты следования информа- 45 ционных синхроимпульсов, в результате на один импульс записи СЗ приходится несколько импульсов считывания С8. Это связано с необходимостью согласования записи и считывания 50 информации из блока 2 гамяти, так как после обнаружения искомого кадра ин— формации считывание информации из

ОП 17 прекращается и устройство сопряжения находится в режиме ожида- 55 ния, гродолжая накапливать информацию.

При одинаковых скоростях записи и считывания это неизбежно приводит к переполнению ОП и потере информации.

В блоке 2 памяти постоянно происхо-.. дит сравнение содержимого счетчика 12 адреса записи и счетчика 13 адреса считывания на элементе 16 сравнения адресов. Из-за различия в скоростях наступает момент, когда счетчик 13 адреса считывания "догонит" счетчик

12 адреса записи. В этом случае на выходе элемента 16 сравнения адресов, являющемся выходом переполнения блока 2 памяти, появляется сигнал совпадения адресов, который поступает на вход блока 7 управления (на вход триггера 40), стробируется импульсом Сб, поступающим с выхода дешифратора 47 и перебрасывает триггер 40 в нулевое состояние, что, в свою очередь, ведет к обнулению счетчика 46 и блокировке его счетного входа. До прихода нового бита информации из канала импульсы Сб-С9 генерироваться не будут, следовательно, не будет происходить и считывание информации из ОП 17.

С приходом следующего информационного синхроимпульса начинает новый цикл. После появления на входе блока 7 управления сигнала разрешения, формируемого в узле 8 прерывания, импульс С9 проходит через элемент И 58 и устанавливает триггеры 44 и 45 в нулевое состояние. Так как потенциал на выходе триггера 45 ответственен за формирование сигналов С7 и С8, после прихода сигнала разрешения с выходов дешифратора снимаются лишь сигналы Сб и С9. В это время ЭВ11 считывает из блока 3 anализа содержимое регистра 25 совпадений, анализирует состояние устройства сопряжения и принимает решение о дальнейшем режиме функционирования.

Для устройства сопряжения результатом анализа является перезагрузка регистра 24 управления, входящего в состав блока 3 анализа. Сигнал

"Пуск" сбрасывает триггер 44 в единичное состояние и открывает элемент И 59. Импульс Сб через эле— мент И 59 перебрасывает триггер 45 в единичное состояние, что разблокирует дешифратор 47 на формирование импульсов С7 и С8.

Формул а изобретения устройство для сопряжения вычислительной машины с каналом связи, со1291994!

О держащее блок анализа информации, блок выдачи информации, блок памяти, генератор импульсов, причем информационный вход блока памяти является информационным входом устройства для подключения к каналу связи, группа входов-выходов логических условий блока анализа информации является группой входов-выходов логических условий устройства для подключения 10 к группе управляющих входов-выходов вычислительной машины, первая группа информационных входов блока анализа информации являе тся группой информационных входов устройства для подключения к группе информационных выходов вычислительной машины., вход начальной установки блока памяти является входом начальной установки устройства для подключения к выходу 20 начальной установки вычислительной машины, группа информационных выходов блока выдачи информации соединена с группой информационных входов вычислительной машины, о т л и ч а ющ е е с я тем, что, с целью увеличения эффективности за счет предварительной обработки информации, в него введены блок управления, блок переключения режима, распределитель импульсов, узел прерывания, причем вход начальной установки блока управления подключен к выходу начальной установки вычислительной машины, синхровход блока управления подклю- 35 чен к синхровходу вычислительной машины, выход прерывания узла прерывания соединен с разрешающим входом блока управления и, является выходом прерывания устройства для подключения к4входу прерывания вычислительной машины, стробирующий выход узла прерывания является синхровыходом устройства подключения к синхровходу вычислительной машины, при этом вы- 45 ход генератора импульсов соединен с тактовым входом распределителя импульсов и первым тактовым входом блока управления, первый выход кото— рого соединен с запускающим входом 50 распределителя импульсов, первый, второй, третий тактовые выходы кото- " рого соединены с входами записи, считывания и первым синхровходом блока памяти соответственно, первый адрес- 55 ный вход которого соединен с вторым тактовым входом блока управления и с четвертым тактовым выходом распределителя импульсов, пятый тактовыи выход которого соединен с третьим тактовым входом блока управления, вход логического условия которого соединен с выходом переполнения блока памяти, информационный выход которого соединен с информационным входом блока переключения режима, тактовый вход которого соединен с первым установочным входом узла прерывания, с вторым синхровходом блока памяти и с вторым выходом блока управления, третий выход которого соединен с вторым адресным входом блока памяти и со счетным входом узла прерывания, стробирующий вход которого соединен с четвертым выходом блока управления, пятый выход которого соединен с вторым установочным входом узла прерыва— ния и с тактовым входом блока анализа информации, выход обнаружения которого соединен с разрешающим входом узла прерывания, первая группа входов логических условий которого соединена с первой группой выходов логических условий блока анализа информации, вторая группа выходов логических условий соединена с первой группой входов логических условий блока переключения режима, с второй группой входов логических условий узла прерывания и с группой входов логических условий блока выдачи информации, тактовый и информационный входы которого соединены с тактовым и информационным выходами блока переключения режима соответственно, вторая группа входов логических условий и группа информационных выходов которого соединены с третьей группой выходов логических условий и с второй группой информационных входов блока анализа информации соответственно, выход пуска которого соединен- с входом пуска блока управления, причем блок управления содержит .счетчик, дешифратор, шесть триггеров, шесть элементов И, четыре элемента ИЛИ, два элемента НЕ, причем первый вход первого элемента ИЛИ соединен с первым входом второго элемента HJIH и является входом начальной установки блока управления, пер— вый вход первого элемента И соединен с единичным входом первого триггера и является синхровходом блока управления, первый вход второго элемента И является разрешающим входом блока управления, первый вход третьего элемента ИЛИ является первым тактовым входом блока управления, первый вход

1291

ll четвертого элемента ИЛИ является вторым тактовым входом блока управления, второй вход первого элемента ИЛИ соединен с нулевым входом пер- . вого триггера, с единичным входом второго триггера и является третьии тактовым входом блока управления, информационный вход третьего триггера является входом логического условия блока управления, второй вход четвер- 1О того элемента ИЛИ соединен с единичным входом четвертого триггера и является входом пуска блока управления, выход третьего элемента И является первым выходом блока управления, 15 первый и второй выходы дешифратора яв. ляются вторым и третьим выходами бло— ка управления соответственно, третий выход дешифратора соединен с синхровходом третьего триггера, с первым 20 входом четвертого элемента И и является четвертым выходом блока управления, четвертый выход дешифратора соединен с вторым входом второго элемента И, с синхровходом пятого триггера и является пятым выходом блока управления, при этом в блоке управления выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информацион 30 ным входом пятого триггера и с первым входом третьего элемента И, второй выход котороrо соединен с выходом первого элемента НЕ, вход которого соединен с первым входом пятого элемен ra И и с выходом шестого элемента

И, первый и второй входы которого соединены с выходами третьего и пятого триггеров соответственно, единичные входы которых соединены с вы- 40 ходами первого элемента ИЛИ, нулевой вход пятого триггера соединен с нулевым входом третьего триггера, с выходом четвертого элемента ИЛИ, с вторым входом второго элемента ИЛИ, вы- 45 ход которого соединен с вторым входом пятого элемента И, выход которого соединен с нулевым входом счетчика и с входом второго элемента НЕ, выход которого соединен с вторым входом 50 третьего элемента ИЛИ, выход которого соединен со стробирующим входом дешифратора и счетным входом счетчика, первый и второй разрядные выходы которого соединены с первым и вторым 55 информационными входами дешифратора соответственно, разрешающий вход которого соединен с выходом шестого триггера и с вторым входом. второго элемен994 l2 та И, выход которого соединен с нулевым входом четвертого триггера и с нулевым входом шестого триггера, единичный вход шестого триггера соединен с выходом четвертого элемента И, второй вход которого соединен с выходом четвертого триггера, выход второго элемента ИЛИ соединен с нулевым входом второго триггера, блок переключения режима содержит четыре сдвиговых регистра, четыре коммутатора знака, три коммутатора режима, элемент И, при этом каждый коммутатор режима содержит три элемента И-НЕ и элемент

НЕ, причем группы информационных выходов первого, второго, третьего и четвертого сдвиговых регистров образуют группу информационных выходов блока переключения режима, группа входов элемента И образует первую группу входов логических условий блока переключения режима, группы управляющих входов первого, второго, третьего и четвертого коммутаторов знака образуют вторую группу входов логических условий блока переключения режима, информационный вход первого сдвигового регистра соединен с пер— выми информационными входами первого, второго, третьего коммутаторов режима и является информационным входом блока пе реключения режима, тактовый вход первого сдвигового регистра соединен с тактовыми входами второго, тре тье ro, четвертого сдвиговых регистров и является тактовым входом и тактовым выходом блока переключения режима, информационный выход четвертого коммутатора знака является информационным выходом блока пере слючения режима, а при этом первые, вторые, третьи информационные выходы первого, второго, третьего и четвер-! того сдвиговых регистров соединены с первым, вторым, третьим информационными входами первого, в торо го, третьего и четвертого коммутаторов знака соответственно, информационные выходы первого, второ го, третье го коммутаторов знаков соединены с вторыми информационными входами первого второго, третьего коммутаторов режима соответственно, информационные выходы которых соединены с информационнБ)ми входами второго, третьего, четвертого сдвиговых регистров соо тв е тс твенно, управляющий в ход в торо"

ro коммутатора режима соединен с выходом элемента И, соответствующий

12919 вход группы входов которого соединен с управляющими входами первого и третье ro коммутаторов режима, при этом в каждом коммутаторе режима первые входы первого и второго элементов И-HE являются первым и вторым информационными входами коммутатора режима, выход третьего элемента И-HE является информационным выходом коммутатора режима, вход элемента HE соединен с вторым входом второго элемента И-HE и является управляющим входом коммутатора режима, причем в коммутаторе режима выход элемента НЕ соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом второго элемента И-НЕ, блок анализа информации содержит четыре регистра масок, четыре регистра эталонов, три дешифратора, четыре элемента сравнения, четыре группы элементов И, регистр совпадений, дешифратор совпадений, регистр управления, причем группы информационных входов первого, второго, 1 третьего, четвертого регистров масок, первого, второго, третьего, четвертого регистров эталонов, регистра управления и группа информационных выходов регистра совпадения образуют группу входов-выходов логических условий блока анализа информации, группы информационных входов первого, 35 второго и третьего дешифраторов образуют первую группу информационных входов блока анализа информации, первые входы элементов И первой, второй, третьей и четвертой групп образуют вторую группу информационных входов блока анализа информации, первая и вторая группы информационных выходов регистра управления образуют первую и вторую группы выхо9ч 14 дов логических условий соответственно, третья группа информационных Bbl ходов регистра управления соединена с группой управляющих входов дешифратора управления и образует третью группу выходов логических условий блока анализа информации, выход дешифратора совпадения и вход чтения регистра совпадения являются выходом обнаружения и тактовым входом блока анализа информации соответственно, первый выход первого дешифратора соединен с входом записи регистра управления и является выходом пуска блока анализа информации, при этом в блоке анализа информации второй выход первого дешифратора соединен с входом записи регистра совпадений, первый, второй, третий и четвертый информационные входы которого соединены с первым, вторым, третьим и четвертым информационными входами дешифратора совпадений и с выходами первого, второго, третьего и четвертого элементов сравнения соответственно, первые группы входов которых соединены с выходами элементов И первой, второй, третьей и четвертой групп соот— ветственно, вторые входы которых соединены с группами информационных выходов первого, второго, третьего и четвертого регистров масок соответственно, входы записи которых соединены с первым, вторым, третьим, четвертым выходами второго дешифратора соответственно, вторые группы входов первого, второго, третьего, четвертого элементов сравнения соединены с группами информационных выхо-, дов первого, второго, третьеro, четвертого регистров эталонов соответст-, венно, входы записи которых соедине,ны с первым, вторым, третьим, четвертым выходами третьего дешифрагора.

1291994

12991994

) 291994

1291994 еСо став итель С. Пе стмал

Редактор В.Петраш Техред И.Попович Корректор Е. Сирохман

Заказ 272/48 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãîðoä. ул.Проектная,