Устройство для программного управления процессами

 

Изобретение относится к вычислительной технике и может быть использовано при построении программируемых контроллеров устройств и систем программного управления, в средствах автоматизации технологическими процессами. Целью изобретения является расширение функциональных возможностей устройства за счет репликации множества формируемых команд управления. Устройство для программного управления процессами содержит блок 1 памяти адресов, блок 2 памяти, буферный запоминающий блок 3, регистр 4 адреса, первый буферный регистр 5, регистр 6 микрокоманд, счетчик 8, первый 9 и второй 10 мультиплексоры, коммутатор 11 адреса, триггер 12 запуска , триггеры 13 и 14, блок 15 элементов И, генератор 16 тактовых импульсов , элементы И 17, 18 и 19. Цель достигается тем, что в устройство введены буферный запоминающий блок, второй мультиплексор 10, блок 15 элементов И, первый триггер 13, второй триггер 14, Данное устройство обеспечивает возможность осуществления параллельного управления процессами, например процессами приема и обработки в программируемых контроллерах. 3 ил. с (Л

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) А1 (51) 4 G 05 В 19/417 ф1 с Ctg g Ъ Q ф Я

Я Я

3М

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4026499/24-24 (22). 25.02.86 (46) 07.08.87, Вюл. ¹ 29 (72) В.А.Мельников и А.И.Кострыкин (53) 621.503.55(088.8) (56) Авторское свидетельство СССР

N- 666984, кл. G 06 F 9/22, 1977.

Авторское свидетельство СССР

N 903877, кл. С 06 F 9/22, 1982, (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО

УПРАВЛЕНИЯ ПРОЦЕССАМИ .(57) Изобретение относится к вычислительной технике и может быть ис пользовано при построении программируемых контроллеров устройств и систем программного управления, в средствах автоматизации технологическими процессами. Целью изобретения является расширение функциональных возможностей устройства за счет репликации множества формируемых команд управления. Устройство для программного управления процессами содержит блок 1 памяти адресов, блок 2 памяти, буферный запоминающий блок 3, регистр

4 адреса, первый буферный регистр 5, регистр 6 микрокоманд, счетчик 8, первый 9 и второй 10 мультиплексоры, коммутатор 11 адреса, триггер 12 запуска, триггеры 13 и 14, блок 15 эле- . ментов И, генератор 16 тактовых импульсов, элементы И 17, 18 и 19. Цель достигается тем, что в устройство введены буферный запоминающий блок, второй мультиплЕксор 10, блок i5 элементов И, первый триггер 13, второй триггер 14„ Данное устройство обеспе 2 чивает возможность осуществления па- .ж раллельного управления процессами, например процессами приема и обработки в программируемых контроллерах.

3 ил.

2879

15

40

1 13

Изобретение относится к вычислительной технике и может .быть использовано при построении программируемых контроллеров, устройств и систем управления 3ВМ, АСУ технологическими процессами.

Цель изобретения — расширение функциональных возможностей устронства за счет репликации множества формируемых команд управления °

На фиг. 1 представлена функциональная схема устройства программного управления процессами; на фиг,2 пример конкретного конструктивногс выполнения буферного.запоминающегс блока; на фиг. 3 — то же, второго мультиплексора.

Устройство программного управления процессами (фиг. I) содержит блок 1 памяти адресов, блок 2 памяти, буферный запоминающий блок 3, регистр 4 адреса, первый буферный регистр 5, регистр б микрокоманд

6.1 — проверяемых логических условий

6.2 — модифицируемого разряда адреса, 6.3 — немодифицируемых разрядов адреса, 6.4 — адреса нанокоманды, второй буферный регистр 7, счетчик

8, первый 9 и второй 10 мультиплексоры, коммутатор 11 адреса, триггер

12 запуска, первый 13 и второй 14 триггеры, блок 15 элементов И, генератор 16 тактовых импульсов, первый

17, второй 18, третий 19 элементы И, вход 20 запуска, информационный вход

21, первый 22, второй 23, третий 24 и четвертый 25 управляющие входы, информационный вход 26, первый 27 и второй 28 управляющий выходы.

Буферный запоминающий блок 3 (фиг. 2) содержит. блок регистров

29,1-29,m (где m — глубина стека).

Мультиплексор 9 (фиг °,3) содержит дешифратор 30, группу блоков элементов И 31,1-31.К, блок элементов

ИЛИ 32.

Устройство работает следующим образом.

В исходном состоянии элементы памяти устройства находятся в нулевом состоянии (за исключением разряда регистра 7, определяющего конец программы управления процессом).

Работа устройства начинается путем подачи на вход 20 запуска сигнала на начало функционирования. Од.новременно с этим на информационный вход 21 устройства подается код, оп5 2 ределяющий начальный адрес подпро— граммы управления. Сигналом на начало работы триггер 12 запуска устанавливается в единичное состояние и тем самым разрешается формирование импульсов с выходов генератора 16 длясинхронизации работы устройства, По первому тактовому импульсу код с входа 21 устройства через коммутатор 11 адреса заносится в регистр

4 адреса. Из блока 1 памяти адресов считывается первая адресная микрокоманда, определяющая адресные параметры. Первым адресным параметром является код проверяемого логического условия. Это необходимо для того, чтобы оперативно изменять программу управления процессом в зависимости от внешних условий, поступающих на вход 26 устройства. В качестве внешних условий могут быть выступающие сигналы о работе операционных блоков, определяющие ход процесса управления. Вторым адресным параметром выступает код очередного адреса., состоящий из двух частей: немодифицируемой части адреса и модифицируемого разряда адреса. Модификация адреса производится проверяемым логическим условием, Третьим адресным параметром выступает непосредственно адрес нанокоманды, определяющий операционную (управляющую) часть команду управления.

Вторым тактовым импульсом с выхода генератора 16 адресная информация заносится в регистр 6 микрокоманд. Если сосчитанная адресная микрокоманда является микрокомандой ветвлЕния, то очередной адрес первого (адресного) канала определяется кодом проверяемых логических условий (полем 6.1 регистра б микрокоманд), Этот код поступает на вход мультиплексора 10 логических условий, который формирует значение модифицируемого разряда адреса очередной адресной микрокоманды путем модификации модифицируемого разряда с поля 6.2 регистра 6 микрокоманд логическим условием, поступающим с входа 26 устройства.

С выхода блока 2 памяти нанопрограмм считывается нанокоманда, определяющая операционную часть команды управления, По третьему тактовому импульсу данная нанокоманда заносится в первый буферный регистр 5 и выдается на первый управляющий выход 27 гистра 7. Далее устройство функционирует аналогично описанному.

При вьдаче последней нанокоманды второго процесса управления с управляющего разряда буферного регистра

7 выдается метка-признак окончания вьдачи программы управления. Эта метка поступает íà R-вход триггера 12 запуска. Устройство готово к вьдаче очередной программы.для управления двумя (или одним) идентичными процессами.

Таким образом, устройство программного управления процессами позI воляет параллельно выдавать команды в два канала (для двух процессов), при этом второй процесс может быть сдвинут во времени относительного первого процесса. Возможен также режим динамического останова второго процесса. Реализация таких режимов функционирования устройства позволяет расширить функциональные возможности устройства, а следовательно, и область его применения, Данное устройство может найти применение в программируемых контроллерах, устройствах и системах программного управления, Формула изобретения

Устройство для программного управления процессами, содержащее блок

35 памяти адресов, коммутатор адреса блок памяти, регистр адреса, первый мультиплексор, триггер запуска, регистр микрокоманд, генератор тактовых импульсов, первый и второй буферные

4б регистры счетчик первый второй и третий элементы И, причем вход запуска устройства соединен с S-входом триггера запуска, прямой выход которого соединен с управляющим входом генератора тактовых импульсов, первый выход генератора тактовых импульсов соединен с синхронизирующим входом регистра адреса, выход которого соединен с входом блока памяти адресов, первый информационный Bxog устройства соединен с первым информационным входом первого мультиплексора, выход коммутатора адреса соединен с информационным входом регистра адреса, выход блока памяти адресов соединен с информационным входом регистра микрокоманд, второй выход генератора тактовых импульсов соединен с синхронизирующим входом регистра микрокоманд, з 1328795 устройства на управление первым процессом.

При необходимости снятия копии сформированного кода нанокоманды для .5 его последующего использования при формировании программы управления вторым идентичным процессом на управляющий вход 22 устройства подается импульс. По этому импульсу триггер

13 снятия и выдачи копии переходит в единичное состояние и разрешает запись информации с выхода буферного регистра 5 в буферный запоминающий блок 3 и разрешает увеличение счет-. чика 8 для отслеживания глубины заполнения буферного запоминающего блока 3.

Буферный запоминающий блок 3 (фиг. 2) представляет собой стек, состоящий из блока регистров 31,131.К, по мере его заполнения содержимое счетчика 8 увеличивается.

При необходимости выдать сформированную в буферном запоминающем 25 блоке 3 копию кодов команд управления первого процесса на вход 23 устройства подается импульс, устанавливающий триггер 13 в нулевое состояние. В счетчике 8 будет код, опреде- щ ляющий положение регистра буферного запоминающего блока 3, в котором находится копия первой команды, Потенциал логической единицы с нулевого выхода триггера 13 разрешит прохождение кода с выхода счетчика 8 на управляющий вход мультиплексора 9 (фиг, 3) через блок элементов. И 15.

В результате этого выход соответствующего регистра блока регистров

29.1-29,m буферного запоминающего блока 3 (фиг, 2) подключается на выход мультиплексора 9. По мере продвижения информация с буферного запоминающего блока 3 через мульти- плексор 9, заносится в буферный регистр 7 и с его выхода поступает на выход 28 устройства для управления вторым процессом.

При.необходимости прекратить выдачу второго процесса управления на вход 24 устройства подается импульс, устанавливающий триггер 14 динамического продвижения процесса в единичное состояние. Сигнал логического нуля с инверсного выхода триггера 14 запретит поступление через элемент И 19 тактовых импульсов на синхронизирующий вход буферного ре 1. 3287 первый выход которого соединен с управляющим входом первого мультиплексора, второй выход регистра микрокоманд соединен с вторым информационным входом первого мультиплексора, адресный выход регистра микрокоманд соединен с входами адреса первого информационного входа коммутатора адреса, выход первого мультиплексора соединен с входом адреса первого 50 информационного входа коммутатора адреса, второй информационный вхсд устройства соединен с вторым инфор- мационным входом коммутатора адреса., выход адреса регистра микрокоманд сое-!5 динен с входом блока памяти, выход которого соединен с информационным входом первого буферного регистра, синхронизирующий .вход которого ссединен с третьим выходом генератора 20 тактовых импульсов, выход второго буферного регистра соединен с прямым и инверсными вхбдами коммутатора адреса и с В.-входом триггер» запуск:а, выход первого буферного регистра сое- 25 динен с первым управляющим выходом устройства, отличающееся тем, что, с целью расширения функ:— циональных возможностей устройства за счет репликации множества формнру- 30 емых команд управления, в него введены буферный запоминающий блок, второй мультиплексор, блок элементов И, первый триггер, второй триггер, причем выход первого буферного регистра соединен с информационным входом буферного запоминающего блока, выходы которого соединены с соответствук>щими информационными входами второго мультиплексора, выход которого соеди- 40 нен с информационным входом второго

95 6 буферного регистра, четвертый выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с синхронизирующим входом буферного запоминающего блока, выход второго элемента И соединен с суммирующим входом счетчика, выход которого соединен с информационным входом блока элементов И, выход блока элементов И соединен с управляющим входом второго мультиплексора, пятый выход генератора тактовых им- пульсов соединен с первым входом третьего элемента И, выход которого соединен с синхронизирующим входом второго буферного регистра, первый управляющий вход устройства соединен с S-входом первого триггера, прямой выход которого соединен с вторым входом второго элемента И, инверсный выход второго триггера соединен с вторым входом первого элемента И, второй управляющий вход устройства соединен с R-входом первого триггера, инверсный выход которого соединен с вторым входом третьего элемента И, третий управляющий вход устройства соединен с S-входом второго триггера, единичный выход которого соединен с инверсным управляющим входом блока элементов И, инверсный выход первого триггера соединен с прямым управляющим входом блока элементов И, четвертый управляющий вход устройства соединен с R-входом второго триггера, инверсный выход которого соединен с третьим входом третьего элемента И, выход второго буферного регистра соединен с вторым управляющим выходом устройства.

1328795

ФагЗ

Составитель И.Швец

Техред М. Хода нич

Редактор Н,Гунько

Корректор В.Гирняк

Заказ 3488/50 Тираж 863

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4