Селектор импульсов

 

Изобретение может быть использовано в радиои оптоэлектронных системах вьщеления периодической последовательности импульсных сигналов на фоне случайных помех. Цель изобретения - расширение функциональных возможностей за счет обеспечения селекции нескольких последовательностей с одинаковым периодом при одновременном повьппении надежности. Для этого в селектор импульсов, содержащий гет нератор 1 тактовой частоты, первый . элемент ИЛИ-НЕ 2, триггеры 3-5, элемент 6 совпадения, дополнительно введены одноразрядная статическая память 7, элемент ИЛИ 8, счетчик адреса 9, второй элемент ИЛИ-НЕ 10, двухразрядный дешифратор 11 и двухразрядньш счетчик 12. Изобретение позволяет селекти ровать несколько последовательностей с одинаковым периодом при исключении накопления погрешности установки периода селектируемой последовательности , что повышает надежность селектора в работе. 2 ил. 7 Ш (Л С СА:) 4 vl cm Фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51)4 Н 03 К

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3985768/24-21 (22) 09. 12.85 (46) 23..10.87. Бюл. N- 39 (72) В.А.Шангин, Ю.Н.Петров и К.И.Боханов (53) 621.374,3(088.8) (56) Авторское свидетельство СССР

У 1034166, кл. Н 03 К 5/26, 1.982.

Авторское свидетельство СССР

Ф 746899, кл. Н 03 К 5/19, 1977. .(54) СЕЛЕКТОР ИМПУЛЬСОВ (57) Изобретение может быть использовано в радио- и оптоэлектронных системах выделения периодической последовательности импульсных сигналов на фоне случайных помех. Цель изобретения — расширение функциональных возможностей за счет обеспечения селекции нескольких последовательностей с одинаковым периодом при одновременном повышении надежности. Для этого в селектор импульсов, содержащий ге-. нератор 1 тактовой частоты, первый элемент ИЛИ-НЕ 2, триггеры 3 — 5, элемент 6 совпадения, дополнительно введены одноразрядная статическая память 7, элемент ИЛИ 8, счетчик адреса 9, второй элемент ИЛИ-НЕ 10, двухразрядный дешифратор 11 и двухразрядный счетчик 12. Изобретение позволяет селектировать несколько последовательностей с одинаковым периодом при исключении накопления погрешности установки периода селектируемой последовательности, что повышает надежность селектора в работе. 2 ил.

1 13471

Изобретение относится к импульсной технике, в частности к селекторам импульсов, и может быть использовано в радио- и оптоэлектронных системах

5 выделения периодических последовательностей сигналов на фоне случайных помех.

Цель изобретения — расширение функциональных возможностей селектора за счет .обеспечения селекции нескольких последовательностей с одинаковым периодом при одновременном повьппении надежности.

На фиг. 1 представлена функциональ-15 ная структурная схема селектора импульсов; на фиг. 2 — временные диаграммы его работы.

Селектор импульсов содержит генератор 1 тактовой частоты (ГТЧ), первый элемент ИЛИ-НЕ 2, первый 3, второй 4 и третий 5 триггеры, элемент 6 совпадения,.одноразрядную оперативную статическую память 7, элемент ИЛИ 8, счетчик 9 адреса, второй элемент ИЛИ- 2В

HE i0 двухразрядный дешифратор 11 двухразрядный счетчик 12, Выход генератора 1 тактовой частоты подключен к входу двухразрядного счетчика 12, выход первого разряда которого подключен к первому управляющему входу дешифратора 11, а выход второго разряда — к второму управляющему входу дешифратора 11 ° Первый и второй выходы дешифратора 11 подключены к входам первого элемента ИЛИ-НЕ 2, а вто35 рой и третий выходы дешифратора 11 к входам второго элемента ИЛИ-HE 10.

Выходы первого 2 и второго 10 элементов ИЛИ-НЕ подключены соответственно к входу выборки и входу "Запись— считывание" оперативной памяти 7. Первые входы первого 3 и третьего 5 триггеров подключены к первому выходу, а первый вход второго триггера 4 — к

45 третьему выходу дешифратора 11. Вто-, рой вход первого триггера 3 подключен к входу селектора импульсов, а выход — к информационному входу одноразрядной оперативной памяти. Вторые входы которого 4 и третьего 5 тригге- ров Подключены соответственно к выходам одноразрядной оперативной памяти 7 и второго триггера 4, Выходы второго 4 и третьего 5 триггеров подключены к .. входам элемента ИЛИ 8, выход которого 55 подключен к второму входу элемента 6 совпадения, первый вход которого подключен к входной 13, а выход — к вы75 ходной 14 шинам селектора импульсов.

Второй выход дешифратора подключен к входу счетчика 9 адреса, выходы которого подключены к соответствующим адресным входам оперативной ста-, тической памяти 7.

Селектор импульсов работает следующим образом.

В исходном состоянии все триггеры

3 — 5 находятся в, состоянии логического "0", информационный вход и выход одноразрядной оперативной статической памяти 7 подключается последовательно к каждой ячейке памяти, из которых считывается в триггер 4 и вновь записывается из триггера 3 логической "0".

ГТЧ 1 вырабатывает импульсы, определяющие циклический режим работы оперативной памяти 7 и триггеров 3 — 5, Импульсы ГТЧ (фиг. 2a), пройдя двухразрядный счетчик 12 поочередно с выходов первого и второго разрядов счетчика 12, поступают на управляющие входы двухразрядного дешифратора 11.

На выходах дешифратора 11 циклически появляются импульсы, соответствующие первому, второму, третьему, четвертому импульсам ГТЧ. Последовательность

1 этих четырех импульсов, управляющих работой оперативной памяти 7, составляет цикл.

Первый импульс цикла — импульс с первого выхода дешифратора 11, поступая на первые входы первого 3 и третьего 5 триггеров, осуществляет их сброс и, воздействуя через первый элемент ИЛИ-НЕ 2 на вход выборки оперативной памяти 7, логическим "0" (фиг. 2 ) обеспечивает запрет обмена информацией с ячейками памяти. Устройство подготавливается таким образом к дальнейшей работе.

Второй импульс цикла — импульс с второго выхода дешифратора 11 через первый 2 и второй 10 элементы ИЛИ-НЕ соответственно логическим "0" (фиг.

25,o ) обеспечивает запрет обмена информацией и режим считывания. Этот импульс (фиг. 2 ) действует на вход счетчика 9 адреса, который осуществляет изменение адреса ячейки оперативной памяти 7.

Третий импульс цикла — импульс с второго выхода дешнфратора 11, поступая на первый вход второго триггера 4, передним фронтом обнуляет триг-: гер, подготавливая к приему новой з 13471 логической информации, а через второй элемента ИЛИ-HE 10 логическим "0" держит оперативную память 7 в режиме считывания . На входе выборки оперативной памяти 7 логическая "1" с первого элемента ИЛИ-НЕ 2 снимает запрет на обмен информацией с подключенной ячейкой памяти. Происходит считывание из ячейки памяти .записанной информации, которая заносится по второму входу во второй триггер 4.

В течение четвертого такта импульсы с выходов.дешифратора 11 не поступают, оперативная память 7 логическими "1" (фиг. 2$,о) с выходов элементов ИЛИ-НЕ 2 и 10 поддерживается в состояниях "Разрешение на обмен", "Запись". Происходит запись логической информации, поступающей на вход оперативной памяти 7 с выхода первого триггера 3, в ту же ячейку, из которой производилось считывание.

Частота ГТЧ 1 и объем оперативной памяти 7 выбираются таким образом, чтобы выполнялось соотношение

4(N +1)

Т= — — ——

Э где Т вЂ” период селектируемой последовательности; 30

N — количество ячеек оперативной с памяти;

f — частота ГТЧ.

Селектор импульсов, содержащий генератор тактовой частоты, элемент

ИЛИ-НЕ, три триггера, элемент совпадения, первый вход которого подключен к входной, а выход — к выходной шине, отличающийся тем, что, с целью расширения функциональных возможностей sa счет обеспечения селекции нескольких последовательностей с одинаковым периодом при одновременном повышении надежности, в него введены одноразрядная оперативная

35 статическая память, элемент ИЛИ, счетчик адреса, второй элемент ИЛИ-НЕ, двухразрядный дешифратор, двухразрядный счетчик, причем выход генератора

40 TGKTOBQH частоты подключен к входу двухразрядного счетчика, выход первого разряда которого подключен к первому управляющему входу дешифратора, а выход второго разряда — к вто45 рому управляющему входу дешифратора, первый и второй выходы которого подключены к соответствующим входам первого элемента ИЛИ-НЕ, выход которого подключен к входу выборки одноразрядной оперативной памяти, второй и третий выходы дешифратора подключены к соответствующим входам второго.элемента ИЛИ-НЕ, выход которого подключен к входу "Запись-считывание" одно"

55 разрядной оперативной памяти, к первому выходу дешифратора подключены первые входы первого и третьего триггеров, второй выход дешифратора под ключен к входу счетчика адреса, выВходной импульс (фиг. 2д) записывается в первый триггер 3 (фиг.2e) и затем переписывается в подключенную ячейку памяти. После записи осуществляется сброс первого триггера 3 и смена адреса ячейки — селектор готов к приему следующих импульсов. Записанная информация считывается из ячейки памяти через время, от начала такта записи равное

4N -1

f

Считанная информация последовательно записывается (фиг. 2ж, ) во второй 4 и третий S триггеры. Второй триггер 4 сбрасывается через четыре такта после взвода, третий — на два такта позже второго. Записанный импульс с выходов триггеров 4 и 5 через элемент ИЛИ 8 поступает на второй вход элемента 6 совпадений, давая разрешение на прохождение на выход селектора поступающего входного импульса в течение шести тактов, что позволяет не терять импульсы, моменты прихода которых совпадают с границей четвертого и первого тактов.

Таким образом, каждый пришедший импульс формирует импульс разрешения на прохождение импульса, отстающего от него на селектируемый период, что позволяет селектировать несколько последовательностей с одинаковым периодом, не приводит к нежелательному накоплению погрешности установки периода селектируемой последовательности. Тем самым значительно расширяются функциональные возможности и надежность селектора. Использование последовательного включения нескольких селекторов позволяет значительно,. уменьшить вероятность ложного захвата и, следовательно, дополнительно повысить надежность селекции.

Формула изобретения

5 134 ходы которого подключены к соответствующим адресным входам одноразрядной оперативной памяти, третий выход дешифратора подключен к первому входу второго триггера, второй вход первого триггера подключен к входной шине, а выход — к информационному входу одноразрядной .оперативной памяти, Составитель А.Сазонов

Редактор И.Шулла Техред И.Попович Корректор M. Демчик

Заказ 5127/51 Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 а

Ю д е

Р е

Ц

7175 6 выход которой подключен к второму входу второго триггера, выход которого подключен к второму входу третьего триггера, а выходы второго и третьего

5 триггеров подключены к соответствую-. щим входам элемента ИЛИ, выход которого соединен с вторым входом элемента совпадения.